JPH0812605B2 - オペレーショナル・インターフェース・ロード装置及び方法、並びにコンピュータ・システム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパーソナル・コンピュータ・システムに関
し、詳細には基本入力／出力システム、即ちBIOS（BASI
C input/output system）をパーソナル・コンピュータ
にインストールする装置及び方法に関する。

［従来技術］ 一般にパーソナル・コンピュータ（特にIBMパーソナ
ル・コンピュータ）は、今日の社会の多くのセグメント
に計算機の能力を与えるために広く使用されている。パ
ーソナル・コンピュータ・システムは、通常、１個のシ
ステム・プロセッサ、ディスプレイ・モニタ、キーボー
ド、１以上のディスケット駆動装置、固定ディスク記憶
装置、及びオプションとしてプリンタを有するシステム
・ユニットからなるデスクトップ型、フロア・スタンド
型、又はポータブル型のマイクロコンピュータとして定
義され得る。これらのシステムの特徴の１つは、上記の
ような部品を電気的に接続するマザーボード（mother b
oard）、又はシステム・プレナ（system planar）の使
用である。これらのシステムは主として一人のユーザに
独立した計算能力を与えるために設計されており、個人
又は小企業による購買のために安価なものである。その
ようなパーソナル・コンピュータ・システムの例には、
IBMパーソナル・コンピュータAT、及びIBMパーソナル・
システム/2モデル25,30,50,60,70,80等がある。

これらのシステムは２つのファミリに区分けすること
ができる。一般にファミリＩモデルと呼ばれる第１のフ
ァミリはIBMパーソナル・コンピュータAT及び他の「IBM
互換」のマシンにより代表されるバス・アーキテクチャ
を用いるものである。ファミリIIモデルと呼ばれる第２
のファミリは、IBMパーソナル・システム/2モデル50−8
0により代表されるIBMマイクロチャネル・バス・アーキ
テクチャを用いるものである。

IBMパーソナル・コンピュータのようなファミリＩモ
デルの初期のパーソナル・コンピュータ・システムに始
まり、ソフトウエアの互換性が最も重要であることが認
識されている。この目的を達成するために、「マイクロ
コード」と呼ばれるシステム常駐コードの分離層がハー
ドウエアとソフトウエアの間につくられた。このコード
はユーザのハードウエア装置の特性についての負担を軽
くするためのユーザのアプリケーション・プログラム／
オペレーティング・システムと装置との間の操作インタ
ーフェースを与えている。結局、このコードはアプリケ
ーション・プログラムをハードウエアの特性から分離し
つつ、このシステムに新しい装置を付加し得るようにす
るために、基本入力／出力システム（BIOS）になった。
BIOSの重要性は、装置への中間的なインターフェースを
与えつつ特定の装置ハードウエア特性に依存しなくても
よい装置ドライバを可能としたために、明らかである。
BIOSは、システムと一体的であり且つシステム・プロセ
ッサ内外のデータの動きを制御するため、システム・プ
レナに常駐し、ユーザに読取専用メモリ（ROM）内に書
かれた形で出荷された。例えば、オリジナルのIBMパー
ソナル・コンピュータでのBIOSは、プレナボードに常駐
するROMの8kを占めた。

［発明が解決しようとする課題］ 新しいモデルのパーソナル・コンピュータ・ファミリ
が導入されたときにはBIOSは新しくされ、そして新しい
ハードウェアとI/O装置を含むように拡張されねばなら
ない。予想のごとくBIOSはメモリ・サイズを増大させて
いった。例えばIBMパーソナル・コンピュータATの導入
によりBIOSは32kバイトのROMを必要とするまでなった。

今日、新技術の開発によりファミリIIモデルのパーソ
ナル・コンピュータ・システムは更に複雑になりつつあ
り、そしてより頻繁に消費者が使用可能となりつつあ
る。この技術は急激に変化しつつあり、そして新しいI/
O装置がパーソナル・コンピュータ・システムに加えら
れつつあるため、BIOSの変更はパーソナル・コンピュー
タ・システムの開発サイクルにおいて重要な問題になっ
ている。

例えば、マイクロチャネル（microchannel）構成を備
えたIBMパーソナル・システム/2の導入により、アドバ
ンスドBIOS又はABIOSと呼ばれる全く新しいBIOSが開発
された。しかし、ソフトウェアの互換性を保持するため
に、ファミリＩモデルからのBIOSをファミリIIモデルに
含めねばならなかった。ファミリIIのBIOSは互換性BIOS
又はCBIOSとして知られるに至った。しかし、IBMパーソ
ナル・コンピュータATについて述べたように、プレナボ
ードには32kバイトのROMがあるにすぎない。幸いこのシ
ステムは96kバイトのROMまで拡張できた。しかし、シス
テムの制約により、これはBIOSに使用し得る最大容量と
された。幸いABIOSを付加しても、ABIOSとCBIOSは、96k
のROMに割り込むことができた。しかし、96k ROM領域の
僅かな部分のみが拡張用に使用できるにとどまった。将
来のI/O装置の付加により、CBIOS及びABIOSは結局のと
ころROMのスペースから出されることになる。このよう
に、新しいI/O技術はCBIOSとABIOS内に容易には組込む
ことはできない。

これら問題、並びに開発サイクルにおいてできるだけ
遅い時期にファミリIIのBIOSの変更をなす必要性がある
ために、ROMからBIOSの部分をはずす必要がある。パー
ソナル・コンピュータ・システムの市場性、並びに消費
者の受け入れには新しいI/O装置の付加とコストの低減
の能力が必要であるから、ファミリIIのモデルのBIOSの
容易な変更が本発明による成功を達成する際の実質的な
因子である。かくして、BIOSの部分が固定ディスクのよ
うな直接アクセス記憶装置、あるいはディスケット駆動
機構に記憶し得るような方法と装置の開発の必要性があ
る。そうすれば、これら部分は容易に変更でき、そして
必要なときにパーソナル・コンピュータ・システムに入
れることができる。

［課題を解決するための手段］ 本発明は上記の問題を解決するために開発されたもの
である。従って、本発明はその目的の１つとしてBIOSの
一部を直接アクセス記憶装置に記憶することにより装置
のBIOSサポートの数を増加する装置および方法を提供す
る。

本発明の他の目的は直接アクセス記憶装置から主メモ
リにBIOSを入れるための装置と方法を提供することであ
る。

本発明の他の目的はBIOSとパーソナルコンピュータシ
ステムの間の適合性を確認する装置および方法を提供す
ることである。

本発明の更に他の目的はBIOSを直接アクセス記憶装置
から入れる前にシステム構成を変更する能力を提供する
ことである。

広義には本発明によるパーソナル・コンピュータ・シ
ステムは、システム・プロセサと、ランダム・アクセス
主メモリと、読取専用メモリと、少くとも１個の直接ア
クセス記憶装置とを有する。この読取専用メモリはBIOS
の第１部分を含む。BIOSの第１部分はシステム・プロセ
サと直接アクセス記憶装置を初期化して直接アクセス記
憶装置からランダム・アクセス・メモリにマスタ・ブー
ト・レコード（master boot record）を読込む。

マスタ・ブート・レコードはデータ・セグメントと実
行可能コード・セグメントを含む。データ・セグメント
はシステム・ハードウェアとマスタ・ブート・レコード
により支持されるシステム構成を表すデータを含む。こ
の第1BIOS部分は、マスタ・ブート・レコードのデータ
・セグメントからのデータがシステム・プロセサ、シス
テム・プレナ及びプレナI/O構成を表す第1BIOS部分内に
含まれたデータと一致するかどうかを決定することによ
り、マスタ・ブート・レコードがシステム・ハードウェ
アと適合するかどうかを確認する。

マスタ・ブート・レコードがシステム・ハードウェア
と適合すれば、第1BIOS部分はシステム・プロセサをマ
スタ・ブート・レコードの実行可能なコード・セグメン
トを実行するようにさせる。実行可能なコード・セグメ
ントはシステム構成が変更されていないこと確認し、そ
して直接アクセス記憶装置からランダム・アクセス・メ
モリへ残りのBIOS部分をロードする。このとき実行可能
なコード・セグメントはこの残りのBIOS部分の確実性を
検査し、そしてシステム・プロセサにそのときランダム
・アクセス・メモリ内にあるBIOSの実行を開始させる。
ランダム・アクセス・メモリで実行中のBIOSはオペレー
ティング・システムをブート・アップし、パーソナル・
コンピュータ・システムのオペレーショナルを開始す
る。もはやアドレス不能であって、残りのBIOS部分に置
きかえられた第1BIOS部分は放棄される。

［実施例］ 以下の詳細な説明は、本発明の実施について現在最も
適したモードであって、この限界を定めるものではな
く、本発明の一般的な原理を例示するためのものにすぎ
ない。

図面、特に第１図において、複数のI/Oスロット18を
介してシステム又はプレナボード24に接続した複数のDA
SD（直接アクセス記憶装置）12−16を有するパーソナル
・コンピュータ・システム10の一部を切除したものが示
されている。電源22は周知のようにシステム10に電力を
供給する。プレナボード24は、入力、プロセスおよび出
力情報に対しコンピュータのインストラクションによる
制御のもとで動作するシステムプロセサを含んでいる。

使用にあたり、パーソナル・コンピュータ・システム
10は主として少数のユーザのグループ、又は１人のユー
ザに個々に計算用の能力を与えるように設計され、そし
て個人又は小企業用に安価なものとされている。動作を
述べると、このシステム・プロセサはIBMのOS/2オペレ
ーティング・システムまたはPC−DOSのようなオペレー
ティング・システムの下で動作する。この形式のオペレ
ーティング・システムは、DASD12−16とオペレーティン
グ・システムの間にBIOSインターフェース（オペレーシ
ョナル・インターフェースとも言う。以下同じ。）を含
む。機能により複数のモジュールに分割されたBIOSの一
部はプレナ24上のROMに記憶され、これ以降ROM−BIOSと
呼ぶ。BIOSはハードウェアとオペレーティング・システ
ムのソフトウェアの間にインターフェースを与え、プロ
グラマまたはユーザが特定の装置について深いオペレー
ティング上の知識を必要とせずにそのマシンをプログラ
ムし得るようにする。例えば、BIOSディスケット・モジ
ュールはプログラマがディスケット駆動ハードウェアの
深い知識がなくともディスケット駆動機構をプログラム
し得るようにする。このように異る製造業者により設計
され製造された多数のディスケット駆動機構がこのシス
テムで使用できる。これはシステム10のコストを低減す
るばかりでなく、ユーザが多数のディスケット駆動機構
から選択することができるようにする。

上記の構造を本発明に関連付ける前に、パーソナル・
コンピュータ・システム10の一般的な動作を要約する。
第２図は、このパーソナル・コンピュータ・システム10
のブロック図である。第２図はプレナ24の構成要素と、
プレナ24のI/Oスロット18及びこのシステムの他のハー
ドウェアへの接続を示している。プレナ24上にはシステ
ム・プロセサ26が配置され、このプロセサはローカル・
バス28により、メモリ・コントローラ30に接続するマイ
クロ・プロセサからなり、コントローラ30はランダム・
アクセス・メモリ（RAM）32に接続する。このマイクロ
・プロセサは適当なものでよいが、インテル社の80386
がその一例である。

本発明は以降において第２図について説明するが、本
発明の装置および方法は他のプレナボード・ハードウェ
ア構成にも使用されるものである。例えば、システム・
プロセサはインテル80286または80486でもよい。

このプロセサによりプレナ識別番号（プレナID）がア
クセス可能である。プレナIDはそのプレナに固有のもの
であり使用されているプレナの形式を識別する。例え
ば、プレナIDはスイッチを用いてシステム／プロセサ26
のI/Oポートを介し、読取るべくハードワイヤドし得
る。

ローカル・バス28は更にバス・コントローラ34を通じ
てプレナ24上の読取専用メモリ（RON）36に接続する。

付加的な不揮発性メモリ（NVRAM）58が直列／並列ポ
ート・インターフェース40を介してマイクロ・プロセサ
26に接続し、このインターフェースはバス・コントロー
ラ34に接続する。この不揮発メモリはシステムの電源が
切れたときにも情報を維持するために電池でバックアッ
プされたCMOSでよい。このROMはプレナに通常あるもの
であるから、ROMに記憶されたモデルおよびサブモデル
値はシステム・プロセサ及びシステム・プレナI/O構成
をそれぞれ識別するために用いられる。このようにこれ
らの値はプロセサとプレナI/O構成を物理的に識別す
る。NVRAMはシステム構成データを記憶するために用い
られる。すなわち、このNVRAMはシステムの現在の構成
を記述する値を含む。例えばNVRAMは固定デイスクまた
はディスケットの容量、ディスプレイの形式、メモリ
量、時刻、日付等を記述する情報を含む。更に、ROMに
記憶されたモデルおよびサブモデル値はSET構成のよう
な特殊な構成プログラムが実行されるときにNVRAMに対
しコピーされる。SET構成プログラムの目的はシステム
の構成を特徴づける値をNVRAMに記憶させることであ
る。このように適正に構成されたシステムについてのNV
RAM内のモデルおよびサブモデル値は、ROMに記憶された
モデルおよびサブモデル値にそれぞれ等しい。これらの
値が等しくない場合には、そのシステムの構成が変更さ
れていることを示す。第6D図により、BIOSのローディン
グとの組合せにおいてこの特徴を詳述する。

第２図の説明を続けると、バス・コントローラ34はI/
Oプレナ・バス43によりI/Oスロット18、直列／並列イン
ターフェース40および周辺装置コントローラ42に接続す
る。周辺装置コントローラ42は更にキーボード44、マウ
ス46、診断パネル47、およびディスケット・コントロー
ラ64に接続する。NVRAM58とは別に、直列／並列インタ
ーフェース40はプリンタ、ハード・コピー装置等に情報
を入／出力するための直列ポート48と並列ポート50に接
続する。周知のようにローカル・バス28はキャッシュ・
コントローラ52、キャッシュ・メモリ68、コプロセサ54
及びDMAコントローラ56にも接続し得る。

システム・プロセサ26は、その内部動作並びにパーソ
ナル・コンピュータ・システム10の他のエレメントとの
インターフェースを制御する。例えば図示のシステム・
プロセサ26は、固定ディスク駆動機構62のようなDASDに
接続した小型コンピュータ・システム・インタフェース
（SCSI）I/Oカード60に接続する。SCSIディスク駆動機
構以外のものを本発明により固定ディスクとして使用す
ることもできる。固定ディスク62に加えて、システム・
プロセサ26はディスケット駆動機構66を制御するディス
ケット・コントローラ64に対するインターフェースとし
ても作用し得る。ここで「ハード・ファイル」は固定デ
ィスク駆動機構62であり、「フロッピ」はディスケット
駆動機構66を意味するものである。

本発明の以前にはROM36はハードウェア周辺装置に対
しオペレーティング・システムをインターフェースする
BIOSコードのすべてを含むことができた。本発明によれ
ばROM36はBIOSの一部のみを記憶するようにされる。こ
の部分はシステム・プロセサ26により実行されるとき固
定ディスク62又はディスケット66からBIOSの第２の即ち
残りの部分、以下BIOSイメージと呼ぶ部分を入力する。
このBIOSイメージは第1BIOS部分にとって代わり、そし
てこのシステムの一体化部分としてRAM32のような主メ
モリ内に常駐する。ROM36に記憶されたBIOSの第１部分
（ROM−BIOS）は第３〜４図について一般的に、そして
第6A〜6D図について詳細に説明する。

BIOSの第２部分（BIOSイメージ）は第５図において説
明し、BIOSイメージのローディングは第７図について説
明する。DASDからのBIOSイメージのローディングによる
他の利点は、システム・プロセサのRAM32にBIOSを直接
にロードできるということである。RAMのアクセスはROM
のそれより著しく高速であるから、コンピュータシステ
ムの処理速度に大きな改善が得られる。

ROM36内のBIOSのオペレーション、そして固定ディス
クまたはディスケットからのBIOSイメージのローディン
グ・オペレーションを次に述べる。一般に、ROM−BIOS
はシステムのプリチェックを行い、そしてRAMにBIOSマ
スタブート・レコードをロードする。マスタブート・レ
コードは妥当性情報を有するデータ・セグメントと、実
行可能なコードを有するコード・セグメントを含む。こ
の実行可能なコードは、ハードウェアの適合性とシステ
ム構成の妥当性を判断するためにこのデータ情報を使用
する。ハードウェアの適合性と適正なシステム構成につ
いてのテスト後に、この実行可能なコードがRAMにBIOS
イメージをロードする。BIOSイメージはROM−BIOSに続
き、マシンのオペレーションを開始するためにオペレー
ティング・システムをロードする。説明の便宜上、マス
タ・ブート・レコードの実行可能なコード・セグメント
をMBRコード、データ・セグメントをMBRデータと呼ぶ。

第３図はROM−BIOSを構成する異なったコード・モジ
ュールを示すメモリ・マップを示す。ROM−BIOSはパワ
ー・オン・セルフ・テスト（POST）ステージＩモジュー
ル70,イニシャルBIOSロード（IBL）ルーチン・モジュー
ル72,ディスケット・モジュール74,ハードファイル・モ
ジュール76,ビデオ・モジュール78,診断パネルモジュー
ル80及びハードウェア適合性データ82を含む。要するに
POSTステージI70は、システムのプリイニシャライゼー
ションとテストを行う。IBLルーチン72は、BIOSイメー
ジがディスクからロードされるべきか、ディスケットか
らロードされるべきかを決定し、適合性をチェックし、
そしてマスタ・ブート・レコードをロードする。ディス
ケット・モジュール74はディスケット駆動機構について
の入力／出力機能を与える。ハードファイル・モジュー
ル76は固定ディスク等へのI/Oを制御する。ビデオ・モ
ジュール78はビデオ・ディスプレイに接続するビデオI/
Oコントローラへの出力機能を制御する。診断パネル・
モジュール80はシステム用の診断ディスプレイ装置に対
する制御を与える。ハードウェア適合性データ82は第５
図について述べるシステム・モデル及びサブモデル値の
ような値を含む。

第４図は固定ディスクまたはディスケットからシステ
ムにBIOSイメージをロードするためのプロセス全体を示
す。このシステムが処理を開始すると、システム・プロ
セサがステップ100においてPOSTステージＩの入口点へ
と導かれる。POSTステージＩはシステムを初期化し、選
択されたDASDからのBIOSイメージのロードに必要なシス
テム機能のみをステップ102でテストする。特にPOSTス
テージＩはプロセサ／プレナ機能、診断パネル、メモリ
・サブシステム、割込みコントローラ、タイマー、DMA
サブシステム、固定ディスクBIOSルーチン（ハードファ
イル・モジュール76）、及び必要であればディスケット
BIOSルーチン（ディスケットモジュール74）を初期化す
る。

POSTステージＩがシステムをプレイニシャライズした
後に、POSTステージＩはイニシャルBIOSロード・モジュ
ール72に含まれるイニシャルBIOSロード（IBL）ルーチ
ンにシステム・プロセサを導く。このIBLルーチンは、
まずBIOSイメージが固定ディスクに記憶されるか、ある
いはディスケットからロードされるかを決定し、次にス
テップ104において選択された媒体（ディスクかディス
ケットか）からRAMにマスタ・ブート・レコードをロー
ドする。マスタ・ブート・レコードはMBRデータとMBRコ
ードを含む。MBRデータは検査用であり、MBRコードはBI
OSイメージのロードのために実行される。IBLルーチン
の詳細は第6A−Ｄ図に示してある。

第４図において、IBLルーチンがマスタ・ブート・レ
コードをRAMにロードした後に、ステップ106においてシ
ステム・プロセサはMBRコードのスタート・アドレスに
向けられて実行を開始する。MBRコードはBIOSイメージ
の確認の決定とシステム構成の検査のための一連の妥当
性テストを行う。このMBRコードの詳細は第７図に示し
てある。

これら妥当性テストにもとづき、MBRコードはBIOSイ
メージをRAMにロードし、そしてステップ108において制
御を主メモリに新しくロードされたBIOSイメージへと移
する。特に、BIOSイメージは前にROM−BIOSがあったア
ドレス・スペースにロードされる。すなわちROM−BIOS
がEOOOOHからFFFFFHにアドレスされるとすると、BIOSイ
メージはこのRAMアドレス・スペースにロードされ、か
くしてROM−BIOSに代えられる。次に制御は新しくロー
ドされたBIOSイメージに含まれるPOSTステージIIに移さ
れ、かくしてROM−BIOSは放棄される。このときRAMにあ
るPOSTステージIIは、ステップ110においてオペレーテ
ィング・システム・ブートをロードするために残りのシ
ステムを初期化し、テストする。このシステムが初期化
されテストされた後に、ステージII POSTがステップ112
−114においてオペレーティング・システムをロードす
るためにオペレーティング・システム・ブートに制御を
移す。ウォーム・スタート中にプロセサはステップ100
−106をバイパスしてステップ108に導かれる。

現時点ではマスタ・ブート・レコードの形式の表示を
説明することが、明確化のために適当である。第５図は
マスタ・ブート・レコードの形式を示す。ブート・レコ
ードは実行可能なコード・セグメント120とデータ・セ
グメント122−138を含む。MBRコード120はROM−BIOSの
識別検査、IBLブート・レコードがシステムとの適合性
のチェック、システム構成の検査及び選ばれたDASD（デ
ィスクまたはディスケット）からのBIOSイメージのロー
ドに応答し得るDASDに依存するコードを含む。データ・
セグメント122−138は媒体の限定、マスタ・ブート・レ
コードの識別と検査、BIOSイメージの配置およびBIOSイ
メージのロードに用いられる情報を含む。

マスタ・ブート・レコードはブート・レコード・シグ
ニチャにより識別される。ブート・レコード・シグニチ
ャ122はレコードのはじめの３バイト内の文字列「ABC」
のような固有のビット・パターンである。マスタ・ブー
ト・レコードの保全性は、ブート・レコードがロードさ
れるとき計算された検査合計値と比較される検査合計値
132によりテストされる。データ・セグメントは更に少
くとも１個の適合性のあるプレナID値134、適合可能な
モデルおよびサブモデル値136を含む。マスタ・ブート
・レコードのプレナID値は、マスタ・ブート・レコード
が有効なプレナを限定する。同様にマスタ・ブート・レ
コードのモデルおよびサブモデル値は、マスタ・ブート
・レコードが有効であるプロセサとプレナI/O構成をそ
れぞれ限定する。ブート・レコードのシグニチャと検査
合計は有効なマスタ・ブート・レコードを識別し、そし
てブート・レコードのプレナID、ブート・レコードのモ
デルおよびブート・レコードのサブモデルの比較は、シ
ステムと適合し得るブート・レコードの識別と、システ
ム構成の有効性の決定に用いられる。他の値であるブー
ト・レコード・パターン124はROM−BIOSの妥当性の決定
に用いられる。ブート・レコード・パターン124はROMに
記憶された対応するパターン値と比較される。それらが
一致することは有効なROM−BIOSが選ばれた媒体からのB
IOSイメージのロードを初期化したことを示す。

以下にマスタブートレコードのそれぞれの値とそれら
の機能を詳述する。

MBR識別子（122）:IBLブート・レコードのはじめの３バ
イトは「ABC」のような文字から構成され得る。このシ
グニチャはブート・レコードの識別に用いられる。

MBRコード・セグメント（120）：このコードは対応する
プレナIDとモデル／サブモデル値の比較によりブート・
レコードのプレナ及びプロセサとの適合性を検査する。
これらの値の一致は、選択された媒体からシステムRAM
へのBIOSイメージのロードを生じさせる。システム・イ
メージ（メモリ・ロードされたBIOSイメージ）検査合計
が有効であり媒体ロード・エラーが生じないならば、MB
Rコードは制御システム・イメージでのPOSTステージII
ルーチンに移す。

MBRパターン（124）:IBLブート・レコード・データ・セ
グメントの初めのフィールドは、文字列「ROM−BIOS198
9」のようなパターンを含む。この文字列は、ROM内に記
憶された対応する値（ROM−パターン）に対しブート・
パターン値を比較することにより、ROM−BIOSの妥当性
チェックに用いられる。

MBR版デート（126）：マスタ・ブート・レコードは更新
のための版デートを含む。

システム区画ポインタ（128）：データ・セグメントは
ステージII POSTで用いるための媒体システム区画領域
の始点に対する媒体がポインタを含む。IBLディスケッ
トでは、このポインタはトラック−ヘッド−セクタ形式
であり、ディスクでは相対ブロック・アドレス（RBA）
形式である。

システム区画タイプ（130）：システム区画タイプは媒
体システム区画の構造を示す。３つのシステム区画構造
のタイプ、すなわち、全、最小および無、がある。全シ
ステム区画はBIOSイメージおよびマスタ・ブート・レコ
ードに加えて、セット・アップ・ユーティリティおよび
診断を含む。最小システム区画はBIOSイメージとマスタ
・ブート・レコードのみを含む。システムはIBLイメー
ジを有さないハードファイルへのアクセスを行わないこ
とがあり、この場合にはシステム区画タイプは無とな
る。この例ではIBLはディスケットから生じることにな
る。これら三種のシステム区画タイプにより媒体上にシ
ステム区画が占めるスペースの融通性が生じる。

検査合計値（132）：データ・セグメントの検査合計値
は、マスタ・ブート・レコード・コードのレコード長値
（1.5kバイト）についての有効検査合計を発生するため
に初期化される。

MBRプレナID値（134）：データ・セグメントは適合しう
るプレナIDを限定するワード列のような値を含む。各ワ
ードは16ビットのプレナIDからなり、この列はワード値
０で終る。システムのプレナIDが、列中のワードの内の
１個のようなマスタ・ブート・レコード内のプレナID値
と一致すると、IBL媒体イメージはシステム・プレナと
適合し得る。システムのプレナIDがこの列内のいずれの
ワードとも一致しないならば、IBL媒体イメージはシス
テム・プレナと適合し得ない。

MBRモデルおよびサブモデル値（136）：このデータ・セ
グメントは適合しうるプロセサを限定するワード列のよ
うな値を含む。各ワードはモデルおよびサブモデル値か
らなり、このワード列はワード値０て終了する。システ
ムのモデルおよびサブモデル値（ROMに記憶されたも
の）がこのワード列中の１つのワードと一致するならば
IBL媒体イメージは、そのシステム・プロセサと適合性
がある。ROMモデル値とROMサブモデル値が、このワード
列中のいずれかのワードとも一致しないならば、IBL媒
体イメージはこのシステム・プロセサと適合性がない。

MBPマップ長（138）:IBLマップ長は媒体イメージ・ブロ
ック数に対し初期化される。言い換えると、BIOSイメー
ジが４個のブロックに分割されるならばマップ長は４と
なり、４個のブロック・ポインタ／長フィールドを示
す。一般にこの長さは、媒体イメージは１個の連続した
128kブロックであるから１にセットされる。

MBR媒体セクタ・サイズ（138）：このワード値はバイト
／セクタで媒体セクタ・サイズに対し初期化される。

媒体イメージ・ブロック・ポインタ（138）：この媒体
イメージ・ブロック・ポインタは媒体上でシステム・イ
メージ・ブロックを見付けだす。通常は、媒体イメージ
が１個の連続したブロックとして記憶されながら１個の
ポインタが存在する。IBLディスケットではポインタは
トラック−ヘッド−セクタ形式となっており、ディスク
は相対ブロック・アドレス形式となっている。

媒体イメージ・ブロック長（138）：媒体イメージ・ブ
ロック長さは対応するイメージ・ブロック・ポインタに
置かれたブロックのサイズ（セクタ）を示す。BASIC用
のスペースを含む128kの連続する媒体イメージの場合に
は、このフィールドは256にセットされて、BIOSイメー
ジ・ブロックが媒体イメージ・ブロック・ポインタ位置
からはじまり256個のセクタ（512バイト／セクタ）から
なることを示す。

第6A〜6D図はIBLルーチンの詳細なフローチャートで
ある。正常状態ではIBLルーチンはシステムの固定ディ
スクからRAMの特定のアドレスにマスタ・ブート・レコ
ードをロードし、そしてシステム・プロセサをこのマス
タ・ブート・レコードのコード・セグメントの実行開始
へと導く。またIBLルーチンは、マスタ・ブート・レコ
ードがディスケットからロードされ得るディスケット・
デフォルト・モードを含む。しかし、IBLルーチンは、
システムがシステムの固定ディスク上にIBL媒体を含
み、そして有効パスワードがNVRAMにあるならば、ディ
スケット・デフォルト・モードの実行を許可しない。ユ
ーザはNVRAMにそのパスワードをセットし得る。ディス
ケット・デフォルト・モードを防止する目的はディスケ
ットからの許可されないBIOSイメージのロードを防止す
ることである。言い換えると、ディスケット・デフォル
ト・モードはシステムの固定ディスクが動作不能であ
り、ユーザがディスケットからのロードを望むことを示
す（パスワードのセットにはよらない）ときにのみ用い
られる。IBLルーチンがいずれの媒体からのマスタ・ブ
ート・レコードのローディングをし得ないならば、エラ
ー・メッセージが発生されてこのシステムが停止する。

第6A図において、通常、システムはシステム固定ディ
スクを含み、このディスクがIBLルーチンで初期化され
る（ステップ150）。固定ディスクがパーソナル・コン
ピュータ・システムのドライブＣ用の構成とされている
ものとし、またドライブＡがディスケット駆動機構とに
割り振られているとすると、IBLルーチンはドライブＣ
がIBL媒体を含むかどうかの決定をステップ152で行う。
このプロセスの詳細を第6B図に示す。IBLルーチンは固
定ディスクの最後の３セクタからの読取りをスタート
し、それを99セクタについて、あるいは有効マスタ・ブ
ート・レコードが見い出されるまで媒体ポインタを減算
しながら続ける。マスタ・ブート・レコードが見い出さ
れたならば、ステップ156でシステム・プレナとプロセ
サの適合性についてチェックする。適合性がなければス
テップ158でエラーが出される。ステップ152において固
定ディスク（１次ハードファイル）の最後の99セクタに
マスタ・ブート・レコードがなければ、ステップ154で
エラーが出される。

ステップ156でマスタ・ブート・レコードがあれば一
連の有効性チェックが行われ、マスタ・ブート・レコー
ドがコンピュータ・システムと適合性を有するかどうか
を決定する。更に、このシステムの構成がチェックされ
る。このプロセスの詳細を第6D図に示す。ブート・レコ
ードがプレナID、モデルおよびサブモデルと適合性があ
り、更にシステム構成が変更されていなければ、マスタ
・ブート・レコードがロードされ、そのコード・セグメ
ントがステップ160で実行される。

ステップ154と158において、固定ディスクからマスタ
・ブート・レコードをロードする際にエラーが生じ、あ
るいは固定ディスクが使用できない場合には、IBLルー
チンはステップ162で有効パスワードがNVRAMに含まれて
いるかどうかを決定する。このパスワードはBIOSイメー
ジがディスケットからロードされ得るかどうかを決定す
る。このパスワードはセットアップ・ユーティリティを
動かすユーザにより設置されているときにのみ存在す
る。パスワードがNVRAMに設置されていれば、ステップ1
64においてBIOSイメージはディスケットからロードされ
ないようにされる。これはユーザに、固定ディスク上の
BIOSイメージでのみシステムにロードし得るようにする
ことによりシステムのオペレーションの完全性を保証し
得るようにする。このパスワードはNVRAMに記憶された
文字列の形をとることができる。

ステップ162において、NVRAM内に有効パスワードがな
く、BIOSイメージがディスケットからロードし得る場合
には、IBLルーチンがステップ166においてディスケット
・サブシステムを初期化する。このIBLルーチンは、ス
テップ168においてドライブＡがディスケット上にIBL媒
体を含むかどうかを決定する。ドライブＡがIBL媒体を
含んでいなければ、ステップ170において無効ディスケ
ットがドライブに挿入されていることをユーザに知らせ
るためのエラーが発生する。ステップ168の詳細を第6C
図に示す。

ステップ168において、ドライブＡがIBL媒体について
チェックされた後に、マスタ・ブート・レコードがRAM
にロードされ、そしてこのコード・セグメントがステッ
プ160で実行される。ディスケットについてはIBLルーチ
ンは固定ディスク・システムに用いた妥当性チェックを
含まない。例えば、システムに新しいプロセサが加えら
れる場合には新しくBIOSイメージがディスケットに含ま
れることになる。新しいプロセサは固定ディスクからの
ローディングについて妥当性エラーを生じさせるから、
IBLルーチンはBIOSイメージをディスケットからロード
することにより、これらテストをバイパスする能力を与
える。

要点を繰り返すと、マスタ・ブート・レコードはブー
ト・レコード値に対するシステム・プレナIDとプロセサ
モデル／サブモデル値の整合によりシステムとの適合性
についてチェックされる。ディスクについては、このチ
ェックはまずIBLルーチン72で行われ、次に、IBLブート
・レコードにおいて再び行われる。この第１チェック
（IBLルーチンにおける）はブート・レコードがシステ
ムと適合性があることを確実にするために行われ、第２
チェック（ブート・レコードにおける）は適合するROM
が制御を確実にブート・レコードに移させるために行わ
れる。ディスク・ブート・レコードで行われるチェック
は、IBLルーチンの適合性がすでにチェックされている
ことになるから、適合性を有するROMについては誤りは
ない。一方、適合性チェックはディスケットについては
行われない。プレナ／プロセサの適合性はディスケット
のブート・レコードの実行中にのみチェックされる。こ
の方法により、基準ディスケットからの新しいBIOSイメ
ージのローディングの将来の変更が可能になる。

第6A図のIBLルーチンにおける妥当性テストを更に詳
細に説明する。第6B図は第6A図における有効マスタ・ブ
ート・レコードがドライブＣにあるかどうかの決定のた
めのステップ152の詳細なフローチャートである。この
プロセスは、ステップ200でIBLルーチンがドライブＣに
アクセスし得るようにするドライブ・パラメータを得る
ことにより開始する。IBLロード位置がステップ202にお
いてディスクから最後の３セクタ（これらセクタは通常
マスタ・ブート・レコードを含む）にセットされる。デ
ィスクからマスタ・ブート・レコードを読取る回数を示
すロード・カウントがステップ204において１にセット
される。３個のセクタがステップ206においてIBLロード
位置でディスクから読取られる。ステップ208−210にお
いてディスク・ドライブ・エラーが検出され、ディスク
読取エラーが生じればそれがリポートされる。このプロ
セスは次にステップ212−214においてエラーの指示を行
い、元に戻る。

ステップ208でドライブ・エラーが生じていなけれ
ば、そのディスク・レコードがステップ216においてマ
スタ・ブート・レコード・シグニチャについて走査され
る。文字「ABC」のようなブート・レコード・シグニチ
ャはディスク・レコードのはじめの３バイトと比較され
る。ディスク・レコードが有効ブート・レコード・シグ
ニチャ（文字「ABC」）を有し、そしてメモリにロード
されたディスク・レコードが計算された検査合計がブー
ト・レコードの検査合計に等しければ、このディスク・
レコードはステップ218においてエラーを有さない有効
ブート・レコードとして示される。ステップ214におい
てこのプロセスは元に戻る。

ステップ216においてブート・レコード・シグニチャ
又は検査合計が有効であれば、ロード・カウントがステ
ップ220において１だけ増加される。このロード・カウ
ントはステップ222において99のような予定の定数と比
較される。ブート・レコードの読取を99回試み、不成功
である場合にはステップ224、212及び214においてエラ
ーが示され、そして元に戻る。ブート・レコードの読取
りが99回より少いときはIBLロード位置がステップ226で
１だけ減算され、そして３個の新しいセクタがステップ
206で新しいロード位置から読取られる。かくして最後
の99個のセクタ（33コピーに等価）から有効IBLブート
・レコードがロードされ得ないときにはエラー条件がセ
ットされ、制御がIBLルーチンに戻される。

マスタ・ブート・レコードをドライブＡのディスケッ
トからロードすることについての詳細を示す第6C図にお
いて、まずドライブＡのアクセスのための、ディスケッ
ト・ドライブ・パラメータがステップ230で取り出され
る。IBLロード位置がステップ232においてディスケット
の最後の３個のセクタ（シリンダ、ベッドおよびセクタ
・フォーマット）にセットされる。これら３個のセクタ
がステップ234で読取られる。ステップ236−238におい
てディスケット・ドライブ・エラーが検出されるとエラ
ーが示される。ステップ240−242においてエラー条件が
セットされ、制御がIBLルーチンに戻される。

ステップ236においてドライブ・エラーが検出されな
いと、ディスケット・レコードはステップ244において
ブート・レコード・シグニチャにつきチェックされ、そ
して検査合計が計算される。ステップ244、246、240、2
42においてブート・レコード・シグニチャがなく、ある
いは検査合計が無効であればエラーが示され、制御がIB
Lルーチンに戻される。ステップ248と242において有効
ブート・レコード・シグニチャと有効検査合計が検査さ
れるとインディケーションがセットされ、そして制御が
IBLルーチンに戻される。ディスケット・ロードにおい
てIBLルーチンは、固定ディスク・ロードにおけるよう
に媒体を介してサーチを行わない。それ故ディスケット
・ロードではIBL媒体はディスケットの特定の位置に記
憶されねばならない。

最後に第6D図はシステム・プレナとプロセサの適合性
および適正なシステム構成についてのIBLルーチンにお
けるテスト方法を示す。ステップ260においてマスタ・
ブート・レコードが、システム・プロセサにより読取ら
れたシステム・プレナIDに対しブート・レコード・プレ
ナID値を比較することにより、システムとの適合性につ
きチェックされる。システム・プレナIDがブート・レコ
ード・プレナID値と一致しないときは、このマスタ・ブ
ート・レコードがこのプレナと適合性を有しないことを
示す。ステップ262、264、266においてエラーが示され
制御はIBLルーチンに戻る。

マスタ・ブート・レコードがプレナと適合性を有する
のであれば、ステップ268においてプロセサとの適合性
についてマスタ・ブート・レコードがチェックされる。
ブート・レコードのモデル値とサブモデル値がROMに記
憶されたモデル値とサブモデル値とそれぞれ比較され
る。一致しないときは新しいプロセサが多分挿入されて
おり、このブート・レコードがその新しいプロセサと適
合しないことになる。ステップ270、264、266において
エラーが示され、そして制御はIBLルーチンに戻る。マ
スタ・ブート・レコードがプレナとプロセサに対し適合
性を有するのであればステップ272でNVRAMが信頼できる
かどうかについてのチェックを行う。

NVRAMが信頼できなければステップ274、266において
エラーが示され、そして制御がIBLルーチンに戻る。NVR
AMが信頼できればステップ276においてシステム構成が
チェックされる。NVRAMに記憶されたモデル値とサブモ
デル値がROMに記憶されたモデルおよびサブモデル値と
一致しない場合は、システム構成が変更したことを示
す。この最後の比較は構成エラーのみを示す。構成エラ
ーが生じるとユーザーに対しエラーが発生される。この
エラーはSET構成を最後に動かした後にシステム構成が
変更されたことをユーザーに示すものである。ステップ
278、264、266において、ユーザは変更された構成につ
いての情報を受け、そして制御がIBLルーチンに戻され
る。このエラーは致命的なものではなく、SET構成（構
成プログラム）を実行すべきことをユーザに知らせるも
のである。ステップ276でシステムモデル／サブモデル
値が一致すると、ステップ274、266で適合性のインディ
ケーションがセットされ、ルーチンに戻る。このよう
に、マスタ・ブート・レコードとシステムの適合性はシ
ステム構成が変化したかどうかの決定に基づきテストさ
れる。

IBLルーチンがマスタ・ブート・レコードをRAMにロー
ドした後に、制御がMBRコード・スタート・アドレスに
移される。第７図において、マスタ・ブート・レコード
の実行可能コード・セグメントがまずステップ300にお
いてROMへのブート・レコード・パターンを検査する。
マスタ・ブート・レコード内のパターンがROM内のパタ
ーンと一致しない場合にはステップ302と305においてエ
ラーが発生され、システムは停止する。ROMとブート・
レコードのパターンの一致についてのチェックは、ディ
スクまたはディスケットからロードされたマスタ・ブー
ト・レコードがプレナボード上のROMと確実に適合する
ようにすることである。ステップ300でROMのパターンが
ブート・レコードのそれと一致すれば、MBRコードがス
テップ304でシステム・プレナID値、モデルおよびサブ
モデル値に対応するマスタ・ブート・レコード値と比較
する。このプロセスは第6D図において述べた。これら値
が一致しない場合にはマスタ・ブート・レコードがシス
テム・プレナおよびプロセサと適合性を有しないこと、
あるいはシステム構成が変わっていることであり、ステ
ップ306でエラーが発生される。そのときステップ305で
このシステムは停止する。

ステップ304においてシステム・プレナID値、モデル
およびサブモデル値が対応するマスタ・ブート・レコー
ド値と一致すると、ステップ308でMBRコードが選ばれた
媒体からシステムRAMにBIOSイメージをロードする。ス
テップ310でデータ読取において媒体ロード・エラーが
生じると、ステップ312と305においてエラーが発生され
てシステムが停止する。ステップ310で媒体ロードエラ
ーが発生しないと、ステップ314で検査合計がメモリ内
のBIOSイメージについて計算される。この合計が無効で
あればステップ318と305でエラーが発生されてシステム
が停止する。ステップ316での検査合計が有効であれ
ば、ステップ320でシステム区画ポインタが記憶され、
そしてステップ322でシステム・プロセサがPOSTステー
ジIIに移されてシステムのローディングを開始する。

このように直接アクセス記憶装置からB10Sをロードす
る方法および装置をここに示した。BIOSをロードする前
に直接アクセス記憶装置のBIOSイメージがシステムとの
適合性につきチェックされる。更にシステム構成が適正
かどうかをチェックするテストが含まれる。これらテス
トにもとづき、BIOSイメージが実行されるべきものとし
てRAMにロードされる。

【図面の簡単な説明】

第１図は第２図に示すパーソナル・コンピュータ・シス
テムのシステム・ブロック図、 第２図は複数の直接アクセス記憶装置に電気的に接続す
るシステム・プレナボードを示すパーソナル・コンピュ
ータ・システムの一部破断図、 第３図はプレナボードに含まれるROMBIOS用のメモリマ
ップ、 第４図は直接アクセス記憶装置からBIOSイメージをロー
ドするためのプロセスのフローチャート、 第５図はマスタ・ブート・レコード用レコード・フォー
マット、 第6A図はIBLルーチン用フローチャート、 第6B図は固定ディスクからBIOSイメージのロード用のフ
ローチャート、 第6C図はディスケットからBIOSイメージのロード用のフ
ローチャート 第6D図はマスタ・ブート・レコードとプレナ／プロセサ
との間の適合性のチェックの詳細フローチャート、 第７図はマスタ・ブート・レコードの実行可能コード・
セグメントの動作を示すフローチャートである。 10……パーソナル・コンピュータ・システム、 12−16……DASD、18……I/Oスロット、 22……電源、24……プレナボード、 26……システム・プロセサ、28……ローカル・バス、 30……メモリ・コントローラ、 32……ランダム・アクセス・メモリ、 34……バス・コントローラ、36……ROM、 40……直列／並列ポート・インターフェース、 42……周辺装置コントローラ、 43……I/Oプラナ・バス、 44……キーボード、46……マウス、 47……診断パネル、48……直列ポート、 50……並列ポート、52……キャシュ・コントローラ、 54……コプロセサ、56……DMAコントローラ、 58……NVRAM、60……SCSI I/Oカード、 62……固定ディスク・ドライブ、 64……ディスケット・コントローラ、 66……ディスケット・ドライブ、 68……キャシュメモリ、 70……POSTステージIIモジュール、 72……IBLルーチン・モジュール、 74……ディスケット・モジュール、 76……ハードファイル・モジュール、 78……ビデオ・モジュール、 80……診断パネル・モジュール、 82……ハードウェア適合性データ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドイル、スタンフィル、クロンク アメリカ合衆国フロリダ州、ボカ、ラト ン、タウン、ハーバー、ブールバード、ナ ンバー、3525、6830 (72)発明者 リチャード、アラン、ダイアン アメリカ合衆国フロリダ州、ボカ、ラト ン、エヌ、イー、セブンティースリー、ス トリート、830 (72)発明者 スコット、ジェラード、キニアー アメリカ合衆国フロリダ州、ボカ、ラト ン、サドルクリーク、ドライブ、9005 (72)発明者 ジョージ、ディー、コバック アメリカ合衆国フロリダ州、ボカ、ラト ン、ウェストブルック、ドライブ、19090 (72)発明者 マシュー、スティーブン、パルカ、ジュニ ア アメリカ合衆国ノースカロライナ州、ロー リー、ブラス、ケトル、ロード、10800 (72)発明者 ロバート、サクセンメイヤー アメリカ合衆国フロリダ州、ボカ、ラト ン、エヌ、イー、エイトス、コート、7329 (72)発明者 ケビン、マーシャル、ジボロスキー アメリカ合衆国ノースカロライナ州、ロー リー、ウッドマナー、ドライブ、1313 (56)参考文献 特開 平２−23427（ＪＰ，Ａ) 特開 平１−154226（ＪＰ，Ａ)

Claims (27)

【特許請求の範囲】
1. 【請求項１】システム・プロセッサ及びそれに電気的に
   接続されたランダム・アクセス・メモリを含むパーソナ
   ル・コンピュータ・システム内にオペレーショナル・イ
   ンターフェースをロードする装置であって、 前記システム・プロセッサに電気的に接続され、複数の
   データ・レコードを格納し得る直接アクセス記憶装置
   と、 実行可能コード・セグメントを含む、前記直接アクセス
   記憶装置上に記憶されたマスタ・ブート・レコードと、 前記システム・プロセッサに電気的に接続された読取専
   用メモリと、 前記システム及び前記直接アクセス記憶装置を初期化
   し、前記マスタ・ブート・レコードを前記ランダム・ア
   クセス・メモリ内にロードし、前記読取専用メモリ内に
   記憶され且つ特定のアドレスから開始する前記オペレー
   ショナル・インターフェースの第１部分と、 前記直接アクセス記憶装置に記憶された前記オペレーシ
   ョナル・インターフェースの第２部分と を有し、 前記オペレーショナル・インターフェースの第１部分
   は、前記オペレーショナル・インターフェースの第２部
   分の前記ランダム・アクセス・メモリへのロードを達成
   するために、前記マスタ・ブート・レコードの実行可能
   コード・セグメントに制御を移行し、 格納された前記オペレーショナル・インターフェースの
   第２部分は、前記特定のアドレスにて開始し、前記オペ
   レーショナル・インターフェースの第１部分を無効に
   し、前記システムの残部を初期化し、前記パーソナル・
   コンピュータ・システムの動作を開始するためにオペレ
   ーティング・システムをロードする オペレーショナル・インターフェース・ロード装置。
2. 【請求項２】前記直接アクセス記憶装置が、固定ディス
   クである請求項１記載のオペレショナル・インターフェ
   ース・ロード装置。
3. 【請求項３】前記直接アクセス記憶装置が、ディスケッ
   トである請求項１記載のオペレショナル・インターフェ
   ース・ロード装置。
4. 【請求項４】前記マスタ・ブート・レコードは、前記マ
   スタ・ブート・レコードに適合している前記パーソナル
   ・コンピュータ・システムのハードウエア構成を表すデ
   ータ・セグメントを含んでおり、前記読取専用メモリ
   は、前記システム・プロセッサのハードウエア構成を表
   すデータを含んでおり、前記オペレーショナル・インタ
   ーフェースの第２部分が前記ランダム・アクセス・メモ
   リにロードされる前に、前記オペレーショナル・インタ
   ーフェースの第１部分が前記マスタ・ブート・レコード
   からのハードウエア構成データを前記読取専用メモリか
   らのハードウエア構成データと比較し、前記マスタ・ブ
   ート・レコードが前記システム・プロセッサと適合する
   ことを確認する、請求項１記載のオペレーショナル・イ
   ンターフェース・ロード装置。
5. 【請求項５】前記マスタ・ブート・レコードのデータ・
   セグメントが、前記マスタ・ブート・レコードに適合す
   るシステム・プレナを表す値を含み、前記システム・プ
   レナは、前記マスタ・ブート・レコードが前記システム
   ・プレナに適合することを確認するために前記システム
   ・プレナを一意的に識別する手段をさらに含む、請求項
   ４記載のオペレーショナル・インターフェース・ロード
   装置。
6. 【請求項６】前記マスタ・ブート・レコード上のハード
   ウエア構成データがモデル値とサブモデル値とを含み、
   前記モデル値は前記マスタ・ブート・レコードに適合す
   るシステム・プロセッサを識別し、前記サブモデル値は
   前記マスタ・ブート・レコードに適合するシステム・プ
   レナのI/O構成を表し、前記読取専用メモリは前記シス
   テム・プロセッサを識別する対応するモデル値と、前記
   システム・プレナのI/O構成を表す対応するサブモデル
   値とを含み、前記マスタ・ブート・レコードの前記モデ
   ル値及び前記サブモデル値を、前記マスタ・ブート・レ
   コードが前記システム・プロセッサ及び前記システム・
   プレナのI/O構成に適合するかを確認するために前記読
   取専用メモリの前記対応するモデル値及びサブモデル値
   とそれぞれ比較する、請求項４記載のオペレーショナル
   ・インターフェース・ロード装置。
7. 【請求項７】前記オペレーショナル・インターフェース
   の第１部分が、前記マスタ・ブート・レコードが前記シ
   ステム構成と適合しないことを示す第１エラーを発生す
   る請求項６記載のオペレーショナル・インターフェース
   ・ロード装置。
8. 【請求項８】前記パーソナル・コンピュータ・システム
   は、前記システム・プロセッサに電気的に接続された不
   揮発性ランダム・アクセス・メモリをさらに含み、前記
   不揮発性ランダム・アクセス・メモリは、前記システム
   構成を表すデータを有しており、前記データは前記シス
   テムの構成が変更された時に更新され、前記オペレーシ
   ョナル・インターフェースの第１部分は、前記不揮発性
   ランダム・アクセス・メモリ内の前記データを前記読取
   専用メモリ内の対応するデータと比較し、前記システム
   の構成が変更されたかを判定する、請求項１記載のオペ
   レーショナル・インターフェース・ロード装置。
9. 【請求項９】前記オペレーショナル・インターフェース
   の前記第１部分が、前記システム構成が変更されたこと
   を示す第２エラーを発生する請求項８記載のオペレーシ
   ョナル・インターフェース・ロード装置。
10. 【請求項１０】前記マスタ・ブート・レコードが、前記
    直接アクセス記憶装置上に含まれる他のレコードから区
    別するためのレコード識別手段を有する請求項１記載の
    オペレーショナル・インターフェース・ロード装置。
11. 【請求項１１】前記識別手段が所定の文字コードを含む
    請求項10記載のオペレーショナル・インターフェース・
    ロード装置。
12. 【請求項１２】前記所定のコードが、前記マスタ・ブー
    ト・レコードの前記コード・セグメントの前に置かれて
    いる請求項11記載のオペレーショナル・インターフェー
    ス・ロード装置。
13. 【請求項１３】前記マスタ・ブート・レコードが、前記
    ランダム・アクセス・メモリにロードされた時に前記マ
    スタ・ブート・レコードの有効性を確認する検査合計値
    を含む請求項10記載のオペレーショナル・インターフェ
    ース・ロード装置。
14. 【請求項１４】前記オペレーショナル・インターフェー
    スの第２部分が、前記ランダム・アクセス・メモリにロ
    ードされた時に前記オペレーショナル・インターフェー
    スの第２部分の有効性を確認する検査合計値を含む請求
    項１記載のオペレーショナル・インターフェース・ロー
    ド装置。
15. 【請求項１５】前記マスタ・ブート・レコードが所定の
    パターンを含んでおり、前記読取専用メモリが、前記オ
    ペレーショナル・インターフェースの第１部分が予め規
    定された読取専用メモリ内に含まれているかを確認する
    ために、対応する所定のパターンを含む、請求項１記載
    のオペレーショナル・インターフェース・ロード装置。
16. 【請求項１６】前記実行可能コード・セグメントが、前
    記読取専用メモリが前記マスタ・ブート・レコードに適
    合していないことを示すエラーを発生する請求項15記載
    のオペレーショナル・インターフェース・ロード装置。
17. 【請求項１７】システム・プロセッサと、 前記システム・プロセッサに電気的に接続された、メイ
    ン・メモリとしてのランダム・アクセス・メモリと、 前記システム・プロセッサに電気的に接続された、複数
    のI/Oスロットを有するシステム・プレナ・ボードと、 前記システム・プロセッサに電気的に接続された、複数
    のデータ・レコードを格納し得る直接アクセス記憶装置
    と、 前記直接アクセス記憶装置内に含まれ、データ・セグメ
    ントと実行可能コード・セグメントを有するマスタ・ブ
    ート・レコードであって、 前記データ・セグメントが、前記マスタ・ブート・レコ
    ードに適合している前記パーソナル・コンピュータ・シ
    ステムのハードウエア構成を表している 前記マスタ・ブート・レコードと、 前記システム・プロセッサに電気的に接続された、前記
    システムのハードウエア構成を表すデータを有する読取
    専用メモリと、 前記読取専用メモリ内に含まれ、前記マスタ・ブート・
    レコードをブートするために前記システム及び前記直接
    アクセス記憶装置を初期化し、前記システム・プロセッ
    サとの前記マスタ・ブート・レコードの適合性を確認す
    るために、前記読取専用メモリのハードウエア構成デー
    タと前記マスタ・ブート・レコードからのハードウエア
    構成データを比較するオペレーショナル・インターフェ
    ースの第１部分と、 前記直接アクセス記憶装置内に含まれるオペレーショナ
    ル・インターフェースの第２部分と を有し、 前記システム・プロセッサとの前記マスタ・ブート・レ
    コードの適合性を確認した後に、前記オペレーショナル
    ・インターフェースの第１部分は、前記ランダム・アク
    セス・メモリへの前記オペレーショナル・インターフェ
    ースの第２部分のロードを達成するために前記実行可能
    コード・セグメントに制御を移し、 前記オペレーショナル・インターフェースの第２部分
    は、前記オペレーショナル・インターフェースの第１部
    分を無効にする コンピュータ・システム。
18. 【請求項１８】前記マスタ・ブート・レコードのデータ
    ・セグメントは前記マスタ・ブート・レコードと適合す
    るシステム・プレナを表す値を含み、前記システム・プ
    レナは、前記システム・プレナと前記マスタ・ブート・
    レコードの適合性を確認するために前記システム・プレ
    ナを一意的に識別する手段をさらに含む、請求項17記載
    のコンピュータ・システム。
19. 【請求項１９】前記直接アクセス記憶装置が固定ディス
    クである請求項17記載のコンピュータ・システム。
20. 【請求項２０】前記マスタ・ブート・レコード上のハー
    ドウエア構成データが、モデル値とサブモデル値を含
    み、前記モデル値は前記システム・プロセッサを識別
    し、前記サブモデル値は前記システム・プレナのI/O構
    成を表し、前記モデル値及びサブモデル値を、前記ハー
    ドウエア構成と前記マスタ・ブート・レコードの適合性
    を確認するために、前記読取専用メモリ内の対応する値
    と比較する、請求項17記載のコンピュータ・システム。
21. 【請求項２１】前記パーソナル・コンピュータ・システ
    ムは、不揮発性ランダム・アクセス・メモリをさらに有
    し、前記不揮発性ランダム・アクセス・メモリは前記シ
    ステム構成を表すデータを格納し、前記データは前記シ
    ステム構成が変更された時に更新され、前記オペレーシ
    ョナル・インターフェースの第１部分は、前記不揮発性
    ランダム・アクセス・メモリ内のデータを前記読取専用
    メモリ内の対応するデータと比較し、前記システム構成
    が変更されたかを判定する、請求項17記載のコンピュー
    タ・システム。
22. 【請求項２２】ランダム・アクセス・メモリに電気的に
    接続されたシステム・プロセッサを含むパーソナル・コ
    ンピュータ・システムにオペレーショナル・インターフ
    ェースをロードする装置であって、 前記システム・プロセッサに電気的に接続された、複数
    のデータ・レコードを格納し得る直接アクセス記憶装置
    と、 前記システム・プロセッサに電気的に接続された読取専
    用メモリと、 前記読取専用メモリ内に含まれるオペレーショナル・イ
    ンターフェースの第１部分と、 前記直接アクセス記憶装置内に含まれるオペレーショナ
    ル・インターフェースの第２部分と を有し、 前記オペレーショナル・インターフェースの第１部分
    は、前記ランダム・アクセス・メモリへの前記オペレー
    ショナル・インターフェースの第２部分のロードを達成
    するために、前記システム・プロセッサ及び前記直接ア
    クセス記憶装置を初期化し、 前記オペレーショナル・インターフェースの第２部分
    は、前記オペレーショナル・インターフェースの第１部
    分を無効にして、前記システムの動作を補助する オペレーショナル・インターフェース・ロード装置。
23. 【請求項２３】システム・プレナに電気的に接続された
    システム・プロセッサを有するパーソナル・コンピュー
    タ・システムの直接アクセス記憶装置からのオペレーシ
    ョナル・インターフェースをロードする方法であって、 前記システム・プレナはランダム・アクセス・メモリ
    と、読取専用メモリと、前記直接アクセス記憶装置とに
    電気的に接続され、 （ａ）前記読取専用メモリ内に存在するオペレーショナ
    ル・インターフェースの第１部分で前記システムを初期
    化するステップと、 （ｂ）前記オペレーショナル・インターフェースの第１
    部分で、マスタ・ブート・レコードと前記オペレーショ
    ナル・インターフェースの第２部分を有する前記直接ア
    クセス記憶装置を初期化するステップと、 （ｃ）前記オペレーショナル・インターフェースの第１
    部分で、前記マスタ・ブート・レコードを前記ランダム
    ・アクセス・メモリにロードするステップであって、 前記マスタ・ブート・レコードは、データ・セグメント
    と実行可能コード・セグメントを含み、前記データ・セ
    グメントは、前記オペレーショナル・インターフェース
    の第２部分が適合しているシステムのハードウエアを表
    すデータを含む 前記ロード・ステップと、 （ｄ）前記システム・ハードウエアと前記マスタ・ブー
    ト・レコードとの適合性を、前記システム・ハードウエ
    アを表すデータを前記読取専用メモリ内に格納された対
    応する適合性データと比較することにより確認するステ
    ップと、 （ｅ）前記マスタ・ブート・レコードの前記コード・セ
    グメントを実行し、前記オペレーショナル・インターフ
    ェースの第２部分を前記ランダム・アクセス・メモリに
    ロードするステップと、 （ｆ）前記オペレーショナル・インターフェースの第２
    部分が前記ランダム・アクセス・メモリにロードされた
    場合には、前記オペレーショナル・インターフェースの
    第１部分を無効にし、前記オペレーショナル・インター
    フェースの第２部分に制御を移すステップと、 を含むオペレーショナル・インターフェース・ロード方
    法。
24. 【請求項２４】前記ステップ（ｄ）が、 （ｇ）前記システム・プロセッサによりアクセス可能な
    プレナIDを前記マスタ・ブート・レコードのデータ・セ
    グメント内に格納されたプレナID値と比較することによ
    り、前記マスタ・ブート・レコードが前記システム・プ
    ロセッサと適合性があることを確認するステップと、 （ｈ）前記読取専用メモリ内に格納されたモデル値及び
    サブモデル値を、前記マスタ・ブート・レコードのデー
    タ・セグメント内に格納されたモデル値及びサブモデル
    値をそれぞれ比較することにより、前記マスタ・ブート
    ・レコードが前記システム・プロセッサ及び前記プレナ
    のI/O構成と適合性を有しているか確認するステップと をさらに含む請求項23記載のオペレーショナル・インタ
    ーフェース・ロード方法。
25. 【請求項２５】前記システムが電気的に前記システム・
    プロセッサに接続された不揮発性メモリをさらに有し、
    前記不揮発性ランダム・アクセス・メモリはシステム構
    成を表すデータを含み、 （ｉ）前記不揮発性ランダム・アクセス・メモリ内のデ
    ータを、前記読取専用メモリ中のデータと比較し、前記
    システム構成が変更されたかを判定するステップと、 （ｊ）前記オペレーショナル・インターフェースを前記
    直接アクセス記憶装置からロードする前に、前記システ
    ム構成が変更されたことの表示を発生するステップと をさらに含む請求項23記載のオペレーショナル・インタ
    ーフェース・ロード方法。
26. 【請求項２６】前記ステップ（ｃ）が、 （ｋ）前記直接アクセス記憶装置上の所定数のレコード
    を通じて、マスタ・ブート・レコードを検索するステッ
    プと、 （ｌ）前記マスタ・ブート・レコード内に含まれる識別
    手段を伴う前記マスタ・ブート・レコードを識別するス
    テップと、 （ｍ）前記直接アクセス記憶装置上のデータ・レコード
    中の前記マスタ・ブート・レコードを発見して、前記ラ
    ンダム・アクセス・メモリに前記マスタ・ブート・レコ
    ードをロードするステップと をさらに含む請求項23記載のオペレーショナル・インタ
    ーフェース・ロード方法。
27. 【請求項２７】前記マスタ・ブート・レコードのロード
    が成功したかを検証するステップをさらに含む請求項24
    記載のオペレーショナル・インターフェース・ロード方
    法。