JPH038333A - 堆積膜形成方法 - Google Patents
堆積膜形成方法Info
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- JPH038333A JPH038333A JP14213889A JP14213889A JPH038333A JP H038333 A JPH038333 A JP H038333A JP 14213889 A JP14213889 A JP 14213889A JP 14213889 A JP14213889 A JP 14213889A JP H038333 A JPH038333 A JP H038333A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は半導体素子の製造に用いられる堆積膜形成方法
に関し、特に段差被覆性に優れた絶縁膜形成方法：こ関
する。
に関し、特に段差被覆性に優れた絶縁膜形成方法：こ関
する。
【従来の技術Ｊ
半導体素子、特に超ＬＳＩの製造プロセスにおいて、絶
縁膜形成のためのＣＶＤ法は重要な位置を占めている。 特に低温化の要請されるパッシベーション膜形成工程及
び眉間絶縁膜形成工程の一部にはプラズマＣＶＤ法が用
いられており、例えば、モノシランとアンモニア又は窒
素との混合ガスをコンデンサ型の平行平板電極間に導入
し、その雰囲気内をＱ、 １Ｔｏｒｒ台に保ち、基体の
設置されていない方の電極に高周波電圧を印加してプラ
ズマを発生させ、これらのガスを励起分解し、２５０℃
以上３００℃以下に加熱した基体上にパッシベーション
用ＳｉＮ膜を形成する。 又、膜質の改善のためにＥＣＲ（電子サイクロトロ、−
ン共鳴）プラズマＣＶＤ法、光アシストブラダマＣＶＤ
法（混成励起ＣＶＤ法）なども検討されている。 しかしながら、これらの従来例のプラズマＣＶＤ法では
、素子の高集積化に伴って急速に進む下地パターンの微
細化に対応するには段差被覆性が不充分であるという問
題があった。 上記したプラズマＣＶＤ法の問題を解決するために、基
体に負のＤＣバイアス又はＲＦバイアス（負の自己バイ
アス発生）を印加するバイアスプラズマＣＶＤ法、バイ
アスＥＣＲプラズマＣＶＤ法（配線の場合バイアススパ
ッタ）などが提案されている。 ［発明が解決しようとする課題］ しかしながら、これらの基体への負バイアス印加型薄膜
形成方法の場合には、基体に入射するイオンが加速され
るため、基体や膜中にダメージが発生したり、膜がスパ
ッタされて堆積速度が低下するなどの新たな問題が発生
する。 本発明の目的は、上記のような欠点の無い、即ちダメー
ジの発生や堆積速度の低下がなく、段差被覆性に優れた
堆積膜形成方法を提供することである。 ［課題を解決するための手段］ 本発明の堆積膜形成方法は、導電体パターンを表面上に
有する基体上にプラズマを利用して堆積膜を形成する方
法において、該導電体に正の電圧を印加しながら実施す
ることをイオン化する。 本発明の堆積膜形成方法は、プラズマＣＶＤ装置の他、
スパッタリング装置、光アシストプラズマＣＶＤ装置、
ＥＣＲプラズマＣＶＤ装置など、プラズマを用いる成膜
装置ならばいかなる装置にも適用可能である。 本発明の堆積膜形成方法において、導電体パターンは電
流導入ビンに接触するパッドまで延長できるものであれ
ばいかなるものにでも適用可能である。 本発明を以下に図面を参照して説明する。 第１図は本発明の特徴を最も良（表す説明概要図であり
、第２図は本発明を平行平板型プラズマＣＶＤに適用し
た実施例に用いる装置の概要断面図であり、１は基体、
２は導電体パターン、３は形成中の堆積膜、４は直流電
源、５はイオン性中間体、６は反応容器、７は原料ガス
、８は排気、９は電極、１０は高周波電源、１１は電流
導入端子、１２は押さえビン、１３は基体ホルダーであ
る。 まず、電流導入端子１１を介して０７以上２００■以下
の範囲で可変の直流電源４に接続している押さえビン１
２に、例えばＡｌ、 Ｗ、 ｐｏｌｙ−Ｓｉなどの導電
体パターン２が接触するように基体ｌを反応容器６中の
基体ホルダー１３上に配置して、導電体パターンに電圧
を印加する０次に原料ガス７を流し、反応容器６内の圧
力を調整する。基体ホルダー１３の内部に埋め込まれた
抵抗加熱体により基体を加熱する。続いて、ＯＷ以上ｉ
ｋｗ以下の高周波電源ｌＯを用いて電極９に高周波出力
を導入し、膜形成を行なう、この際にイオン性中間体（
多くは正に荷電している）は導電体パターンの正電位に
反発し、それで導電体パターン上よりもパターン間に多
く堆積するので、電圧を印加しない場合よりも膜の段差
被覆性が向上する。 又、紫外線照射や熱フィラメントなどにより反応中間体
をイオン化し、イオン性中間体の密度を上げることによ
り、段差被覆性がさらに向上する。 導電体パターンに印加する正電圧は、イオン性中間体の
基板入射エネルギーが数＋ｅＶ以下なので、数＋Ｖで充
分である。具体的には、２０Ｖ以上１５０Ｖ以下が好ま
しく、より好ましくは５０Ｖ以上ｉ ｏｏｖ以下が望ま
しい、基体に負のバイアスを印加する最近の従来例では
、イオンが加速されるため、基体や膜自体にダメージが
発生したり、−旦堆積した膜がスパッタされて堆積速度
が低下するが、本発明では加速されない（むしろ若干減
速される）ので、ダメージの発生やスパッタによる堆積
速度の低下はない、導電体パターンに印加する正電圧の
パターンは、例えば一定の電圧、ノコギリ波状、パルス
状等のパターンが適用される。 次に実施例によって本発明を説明する。 ［実施例］ ５ｔｙｘで被覆したＳＬ基体上に０．５μ厚、ｌ、０μ
ラインアンドスペースのＡｌパターンを形成したものを
用いた。原料ガスとして５ｉＨ４１１ｓｅｃｍとＮ！５
５０ｓｃｃｍとの混合気体を用い、圧力は０．５Ｔｏｒ
ｒとした。導電体パターンに＋５０Ｖの一定の電圧を印
加した。基体温度は３００℃に保った０反応中間体をイ
オン化する為、基板上方的１０ｍｍの位置に基板に平行
にＫｒＦエキシマレーザからの光（２４８ｎｍ）を照射
した。高周波出力を１００Ｗ加え、１０分間成膜したと
ころ、平坦部で５０００人厚のＳｉＮ膜が形成された。 従って、堆積速度はバイアスを印加しない場合と同等だ
った。 Ａｌパターンに対して垂直になるようにして基
体を切断し、その切断をＳＥＭで観察したところ、段差
上部及び段差側壁部の膜厚はほぼ同等であった。 次に、導電体パターンに印加する一定の正の電圧のみを
変化させ、段差上部の膜厚に対する段差側壁部の膜厚の
比の変化を測定した。その結果を第３図に示す、バイア
スを印加しない場合にはこの膜厚比は０．３と低いが、
２ＯＶ付近から増加し始め、５０Ｖを越えると１を越え
、膜厚比は逆転し、良好な段差被覆性を示した。１５０
Ｖを越えると絶縁破壊が発生することがあるので、直流
バイアスは好ましくは２０Ｖ以上１５０Ｖ以下、より好
ましくは５０Ｖ以上１００Ｖ以下が適当である。 【発明の効果】 以上に説明したように、本発明によればダメージの発生
や堆積速度の低下がなく、導電体パターン上へ段差被覆
性に優れた堆積膜形成方法が可能となる。
縁膜形成のためのＣＶＤ法は重要な位置を占めている。 特に低温化の要請されるパッシベーション膜形成工程及
び眉間絶縁膜形成工程の一部にはプラズマＣＶＤ法が用
いられており、例えば、モノシランとアンモニア又は窒
素との混合ガスをコンデンサ型の平行平板電極間に導入
し、その雰囲気内をＱ、 １Ｔｏｒｒ台に保ち、基体の
設置されていない方の電極に高周波電圧を印加してプラ
ズマを発生させ、これらのガスを励起分解し、２５０℃
以上３００℃以下に加熱した基体上にパッシベーション
用ＳｉＮ膜を形成する。 又、膜質の改善のためにＥＣＲ（電子サイクロトロ、−
ン共鳴）プラズマＣＶＤ法、光アシストブラダマＣＶＤ
法（混成励起ＣＶＤ法）なども検討されている。 しかしながら、これらの従来例のプラズマＣＶＤ法では
、素子の高集積化に伴って急速に進む下地パターンの微
細化に対応するには段差被覆性が不充分であるという問
題があった。 上記したプラズマＣＶＤ法の問題を解決するために、基
体に負のＤＣバイアス又はＲＦバイアス（負の自己バイ
アス発生）を印加するバイアスプラズマＣＶＤ法、バイ
アスＥＣＲプラズマＣＶＤ法（配線の場合バイアススパ
ッタ）などが提案されている。 ［発明が解決しようとする課題］ しかしながら、これらの基体への負バイアス印加型薄膜
形成方法の場合には、基体に入射するイオンが加速され
るため、基体や膜中にダメージが発生したり、膜がスパ
ッタされて堆積速度が低下するなどの新たな問題が発生
する。 本発明の目的は、上記のような欠点の無い、即ちダメー
ジの発生や堆積速度の低下がなく、段差被覆性に優れた
堆積膜形成方法を提供することである。 ［課題を解決するための手段］ 本発明の堆積膜形成方法は、導電体パターンを表面上に
有する基体上にプラズマを利用して堆積膜を形成する方
法において、該導電体に正の電圧を印加しながら実施す
ることをイオン化する。 本発明の堆積膜形成方法は、プラズマＣＶＤ装置の他、
スパッタリング装置、光アシストプラズマＣＶＤ装置、
ＥＣＲプラズマＣＶＤ装置など、プラズマを用いる成膜
装置ならばいかなる装置にも適用可能である。 本発明の堆積膜形成方法において、導電体パターンは電
流導入ビンに接触するパッドまで延長できるものであれ
ばいかなるものにでも適用可能である。 本発明を以下に図面を参照して説明する。 第１図は本発明の特徴を最も良（表す説明概要図であり
、第２図は本発明を平行平板型プラズマＣＶＤに適用し
た実施例に用いる装置の概要断面図であり、１は基体、
２は導電体パターン、３は形成中の堆積膜、４は直流電
源、５はイオン性中間体、６は反応容器、７は原料ガス
、８は排気、９は電極、１０は高周波電源、１１は電流
導入端子、１２は押さえビン、１３は基体ホルダーであ
る。 まず、電流導入端子１１を介して０７以上２００■以下
の範囲で可変の直流電源４に接続している押さえビン１
２に、例えばＡｌ、 Ｗ、 ｐｏｌｙ−Ｓｉなどの導電
体パターン２が接触するように基体ｌを反応容器６中の
基体ホルダー１３上に配置して、導電体パターンに電圧
を印加する０次に原料ガス７を流し、反応容器６内の圧
力を調整する。基体ホルダー１３の内部に埋め込まれた
抵抗加熱体により基体を加熱する。続いて、ＯＷ以上ｉ
ｋｗ以下の高周波電源ｌＯを用いて電極９に高周波出力
を導入し、膜形成を行なう、この際にイオン性中間体（
多くは正に荷電している）は導電体パターンの正電位に
反発し、それで導電体パターン上よりもパターン間に多
く堆積するので、電圧を印加しない場合よりも膜の段差
被覆性が向上する。 又、紫外線照射や熱フィラメントなどにより反応中間体
をイオン化し、イオン性中間体の密度を上げることによ
り、段差被覆性がさらに向上する。 導電体パターンに印加する正電圧は、イオン性中間体の
基板入射エネルギーが数＋ｅＶ以下なので、数＋Ｖで充
分である。具体的には、２０Ｖ以上１５０Ｖ以下が好ま
しく、より好ましくは５０Ｖ以上ｉ ｏｏｖ以下が望ま
しい、基体に負のバイアスを印加する最近の従来例では
、イオンが加速されるため、基体や膜自体にダメージが
発生したり、−旦堆積した膜がスパッタされて堆積速度
が低下するが、本発明では加速されない（むしろ若干減
速される）ので、ダメージの発生やスパッタによる堆積
速度の低下はない、導電体パターンに印加する正電圧の
パターンは、例えば一定の電圧、ノコギリ波状、パルス
状等のパターンが適用される。 次に実施例によって本発明を説明する。 ［実施例］ ５ｔｙｘで被覆したＳＬ基体上に０．５μ厚、ｌ、０μ
ラインアンドスペースのＡｌパターンを形成したものを
用いた。原料ガスとして５ｉＨ４１１ｓｅｃｍとＮ！５
５０ｓｃｃｍとの混合気体を用い、圧力は０．５Ｔｏｒ
ｒとした。導電体パターンに＋５０Ｖの一定の電圧を印
加した。基体温度は３００℃に保った０反応中間体をイ
オン化する為、基板上方的１０ｍｍの位置に基板に平行
にＫｒＦエキシマレーザからの光（２４８ｎｍ）を照射
した。高周波出力を１００Ｗ加え、１０分間成膜したと
ころ、平坦部で５０００人厚のＳｉＮ膜が形成された。 従って、堆積速度はバイアスを印加しない場合と同等だ
った。 Ａｌパターンに対して垂直になるようにして基
体を切断し、その切断をＳＥＭで観察したところ、段差
上部及び段差側壁部の膜厚はほぼ同等であった。 次に、導電体パターンに印加する一定の正の電圧のみを
変化させ、段差上部の膜厚に対する段差側壁部の膜厚の
比の変化を測定した。その結果を第３図に示す、バイア
スを印加しない場合にはこの膜厚比は０．３と低いが、
２ＯＶ付近から増加し始め、５０Ｖを越えると１を越え
、膜厚比は逆転し、良好な段差被覆性を示した。１５０
Ｖを越えると絶縁破壊が発生することがあるので、直流
バイアスは好ましくは２０Ｖ以上１５０Ｖ以下、より好
ましくは５０Ｖ以上１００Ｖ以下が適当である。 【発明の効果】 以上に説明したように、本発明によればダメージの発生
や堆積速度の低下がなく、導電体パターン上へ段差被覆
性に優れた堆積膜形成方法が可能となる。
第１図は本発明の特徴を最も良（表す説明概要図である
。 第２図は本発明を実施例に用いる装置の概要断面図であ
る。 第３図は本発明の効果の一部を示すグラフである。 図中、１は基体、２は導電体パターン、３は形成中の堆
積膜、４は直流電源、５はイオン性中間体、６は反応容
器、７は原料ガス、８は排気、９は電極、１０は高周波
電源、１１は電流導入端子、１２は押さえビン、１３は
基体ホルダーである。 第１図
。 第２図は本発明を実施例に用いる装置の概要断面図であ
る。 第３図は本発明の効果の一部を示すグラフである。 図中、１は基体、２は導電体パターン、３は形成中の堆
積膜、４は直流電源、５はイオン性中間体、６は反応容
器、７は原料ガス、８は排気、９は電極、１０は高周波
電源、１１は電流導入端子、１２は押さえビン、１３は
基体ホルダーである。 第１図
Claims (6)
- １．基体の表面上に設けられた導電体パターンに正の電
圧を印加しながら、プラズマを利用して前記基体上に堆
積膜を形成することを特徴とする堆積膜形成方法。 - ２．プラズマ最強部と基体との間において反応中間体を
イオン化する請求項１記載の堆積膜形成方法。 - ３．前記イオン化を紫外線照射により行なう請求項１記
載の堆積膜形成方法。 - ４．前記イオン化を熱フィラメントにより行なう請求項
１記載の堆積膜形成方法。 - ５．印加電圧が２０Ｖ以上１５０Ｖ以下である請求項１
記載の堆積膜形成方法。 - ６．前記導電体がＡｌ，Ｗ，ｐｏｌｙ−Ｓｉから選ばれ
た材料からなる請求項１記載の堆積膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14213889A JPH038333A (ja) | 1989-06-06 | 1989-06-06 | 堆積膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14213889A JPH038333A (ja) | 1989-06-06 | 1989-06-06 | 堆積膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH038333A true JPH038333A (ja) | 1991-01-16 |
Family
ID=15308251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14213889A Pending JPH038333A (ja) | 1989-06-06 | 1989-06-06 | 堆積膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH038333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670270B1 (en) | 1998-03-24 | 2003-12-30 | Nec Electronics Corporation | Semiconductor device manufacturing apparatus and semiconductor device manufacturing method |
-
1989
- 1989-06-06 JP JP14213889A patent/JPH038333A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670270B1 (en) | 1998-03-24 | 2003-12-30 | Nec Electronics Corporation | Semiconductor device manufacturing apparatus and semiconductor device manufacturing method |
| US7220318B2 (en) | 1998-03-24 | 2007-05-22 | Nec Electronics Corporation | Semiconductor device manufacturing apparatus and semiconductor device manufacturing method |
| US7563696B2 (en) | 1998-03-24 | 2009-07-21 | Nec Electronics Corporation | Semiconductor device manufacturing apparatus and semiconductor device manufacturing method |
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