JPH0383133A - インストラクション強制延長方式 - Google Patents
インストラクション強制延長方式Info
- Publication number
- JPH0383133A JPH0383133A JP22114589A JP22114589A JPH0383133A JP H0383133 A JPH0383133 A JP H0383133A JP 22114589 A JP22114589 A JP 22114589A JP 22114589 A JP22114589 A JP 22114589A JP H0383133 A JPH0383133 A JP H0383133A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- control signal
- register
- instruction
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004606 Fillers/Extenders Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
命令の実行サイクルを強制的に延長するインストラクシ
ョン強制延長方式に関し、 ＣＰＵに供給するクロックをそのままとし、パスシーケ
ンスなどを強制的に延長させる強制延長回路を設け、こ
れによって必要な場合にＣＰＵの動作サイクルを延長さ
せて旧来のソフトウェアを修正なしに動作可能にするこ
とを目的とし、ＣＰＵのクロックと独立のクロックを計
数するカウンタ、および延長サイクル数に対応する値を
設定するレジスタＡを持ち、ＣＰＵに入力する制御信号
（例えばｒｅａｄｙ信号）を強制的に延長させる強制延
長回路を備え、この強制延長回路に対して制ｍ信号が入
力されたときに、独立のクロックを上記カウンタによっ
て計数を開始してこの計数した値が上記レジスタＡに設
定した値と等しくなったときにこの制御信号をＣＰＵに
延長した態様で供給するように構成する。
ョン強制延長方式に関し、 ＣＰＵに供給するクロックをそのままとし、パスシーケ
ンスなどを強制的に延長させる強制延長回路を設け、こ
れによって必要な場合にＣＰＵの動作サイクルを延長さ
せて旧来のソフトウェアを修正なしに動作可能にするこ
とを目的とし、ＣＰＵのクロックと独立のクロックを計
数するカウンタ、および延長サイクル数に対応する値を
設定するレジスタＡを持ち、ＣＰＵに入力する制御信号
（例えばｒｅａｄｙ信号）を強制的に延長させる強制延
長回路を備え、この強制延長回路に対して制ｍ信号が入
力されたときに、独立のクロックを上記カウンタによっ
て計数を開始してこの計数した値が上記レジスタＡに設
定した値と等しくなったときにこの制御信号をＣＰＵに
延長した態様で供給するように構成する。
（産業上の利用分野）
本発明は、命令の実行サイクルを強制的に延長するイン
ストラクション強制延長方式に関するものである。
ストラクション強制延長方式に関するものである。
Ｃ従来の技術と発明が解決しようとする課題〕従来、マ
イクロプロセッサのクロック周波数を高めて性能向上を
行った場合、ソフトウェアによるタイマなどについてル
ープ回数を書き直したり、ネスト数を修正したりなどし
て正常に動作するように一々書き換えを行わなければな
らないという問題があった。尚、動作周波数の向上によ
り生じる問題を解決するために、特開昭５７年第８８４
９号に記載するように、命令実行部、演算部、記惺部を
備えたデータ処理装置に、命令速度調整回路を付加し、
ウェイト命令、もしくはコマンドによって意図的にこの
回路を活性化させ、次の命令実行を遅らせるものがある
。これは、ＣＰＵの動作周波数が向上した場合、ループ
数、ネスティングの改善を行う必要はないが、ウェイト
命令、もしくはコマンドで指定するパラメータの値を変
更する必要があり、手間がかかってしまうという問題が
ある。
イクロプロセッサのクロック周波数を高めて性能向上を
行った場合、ソフトウェアによるタイマなどについてル
ープ回数を書き直したり、ネスト数を修正したりなどし
て正常に動作するように一々書き換えを行わなければな
らないという問題があった。尚、動作周波数の向上によ
り生じる問題を解決するために、特開昭５７年第８８４
９号に記載するように、命令実行部、演算部、記惺部を
備えたデータ処理装置に、命令速度調整回路を付加し、
ウェイト命令、もしくはコマンドによって意図的にこの
回路を活性化させ、次の命令実行を遅らせるものがある
。これは、ＣＰＵの動作周波数が向上した場合、ループ
数、ネスティングの改善を行う必要はないが、ウェイト
命令、もしくはコマンドで指定するパラメータの値を変
更する必要があり、手間がかかってしまうという問題が
ある。
本発明は、ＣＰｔＪに供給するりａツクをそのままとし
、パスシーケンスなどを強制的に延長させる強制延長回
路を設け、これによって必要な場合にＣＰＵの動作サイ
クルを延長させて旧来のソフトウェアを修正なしに動作
可能にすることを目的としている。
、パスシーケンスなどを強制的に延長させる強制延長回
路を設け、これによって必要な場合にＣＰＵの動作サイ
クルを延長させて旧来のソフトウェアを修正なしに動作
可能にすることを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、強制延長回路ｉば、ＣＰ ＩＪ ２の
クロックと独立のクロックを計数するカウンタ１−１、
および延長サイクル数に対応する値を設定するレジスタ
Ａを持ち、ＣＰＵ２に入力する制御信号く例えばｒｅａ
ｄｙ信号）を強制的に延長させるものである。
クロックと独立のクロックを計数するカウンタ１−１、
および延長サイクル数に対応する値を設定するレジスタ
Ａを持ち、ＣＰＵ２に入力する制御信号く例えばｒｅａ
ｄｙ信号）を強制的に延長させるものである。
ＣＰＵ２は、クロックに同期して処理を行うブロセフサ
である。
である。
本発明は、第１図に示すように、強制延長回路ｌに対し
て制ａ信号（例えばｒｅａｄｙ信号）が入力されたとき
に、独立のクロックをカウンタｌ−１によって計数を開
始してこの計数した値がレジスタＡに設定した値と等し
くなったときにこの制御信号をＣＰＵ２に延長するＢ様
で供給して命令を実行するようにしている。
て制ａ信号（例えばｒｅａｄｙ信号）が入力されたとき
に、独立のクロックをカウンタｌ−１によって計数を開
始してこの計数した値がレジスタＡに設定した値と等し
くなったときにこの制御信号をＣＰＵ２に延長するＢ様
で供給して命令を実行するようにしている。
従って、ＣＰＵ２に供給するクロックＤをそのままとし
、シーケンスを強制的に延長させる強制延長回路１を設
けて必要に烏じてＣＰＵ２の動作サイクルを延長させる
ことにより、ＣＰＵの動作サイクルを高速にしても、既
に作成済のソフトウェアを修正なしに動作させることが
可能となる。
、シーケンスを強制的に延長させる強制延長回路１を設
けて必要に烏じてＣＰＵ２の動作サイクルを延長させる
ことにより、ＣＰＵの動作サイクルを高速にしても、既
に作成済のソフトウェアを修正なしに動作させることが
可能となる。
々ｒ−筆１団＾１＾箪３闇本田いア太発明の１室施例の
構成および動作を顛次詳細に説明する。
構成および動作を顛次詳細に説明する。
第１図において、＃！制延長回路１は、ＣＰＵ２に入力
する制御信号（例えばｒｅａｄｙ信号）を延長させるも
のであって、レジスタＡ５、レジスタＢ、カウンタ１−
１、比較器１−２、およびセレクタ１−３から構成され
ている。ここで、制御信号は、ｒｅａｄｙ信号、ｗａｉ
ｔ信号、ｈａｔｔ信号などのＣＰＵ２の動作を延長させ
ることが可能な信号である。クロックＣは、ＣＰＵ２に
供給するクロックＤと独立のクロックであって、任意に
調整可能なものである。
する制御信号（例えばｒｅａｄｙ信号）を延長させるも
のであって、レジスタＡ５、レジスタＢ、カウンタ１−
１、比較器１−２、およびセレクタ１−３から構成され
ている。ここで、制御信号は、ｒｅａｄｙ信号、ｗａｉ
ｔ信号、ｈａｔｔ信号などのＣＰＵ２の動作を延長させ
ることが可能な信号である。クロックＣは、ＣＰＵ２に
供給するクロックＤと独立のクロックであって、任意に
調整可能なものである。
レジスタＡは、制御信号（例えばｒｅａｄｙ信号）を延
長させたい延長量に対応する独立のクロックＣの数を、
データとして設定するレジスタである。データの設定は
、データをレジスタＡに入力した状態で、レジスタムラ
イト信号を供給することによって行う。
長させたい延長量に対応する独立のクロックＣの数を、
データとして設定するレジスタである。データの設定は
、データをレジスタＡに入力した状態で、レジスタムラ
イト信号を供給することによって行う。
カウンタ１−１は、制御信号（例えばｒｅａｄｙ信号）
が入力されたときにクロックＣの計数を開始するもので
ある− 比較器１−２は、予め設定したレジスタＡの内容と、カ
ウンタ１−１によって計数した値とが等しくなったか否
かを比較して検出するものである。
が入力されたときにクロックＣの計数を開始するもので
ある− 比較器１−２は、予め設定したレジスタＡの内容と、カ
ウンタ１−１によって計数した値とが等しくなったか否
かを比較して検出するものである。
レジスタＢは、セレクタＬ−３をＳｌ側あるいは８２例
のいずれかに切り換えるデータを設定するものである。
のいずれかに切り換えるデータを設定するものである。
データの設定は、データをレジスタＢに入力した状態で
、レジスタＢライト信号を供給することによって行う。
、レジスタＢライト信号を供給することによって行う。
セレクタ１−３は、入力された制御信号（例えばｒｅａ
ｄｙ信号）をそのままＣＰＵ２に供給したり、あるいは
比較器１−２から出力された信号をＣＰＵ２に供給した
り、切り換えるものである。
ｄｙ信号）をそのままＣＰＵ２に供給したり、あるいは
比較器１−２から出力された信号をＣＰＵ２に供給した
り、切り換えるものである。
ＣＰＵ２は、クロックＤに同期して処理を行うプロセッ
セソサである。
セソサである。
次に、第２図を用いて第１図構成の動作を順次詳細に説
明する。
明する。
第２図において、■は、初期状態として、ＲｅｇＢを５
ｅｔＬ、Ｓ２をＯＮにする。これは、レジスタＢをセン
トし、セレクタ１−３の８２をオン状態にする。これに
より、強制延長回路１に左側から人力した制御信号（Ｎ
えばｒｅａｄｙ＃）ばそのままＣＰＵ２に供給し、延長
することなくクロックＤに同期して処理を行う。
ｅｔＬ、Ｓ２をＯＮにする。これは、レジスタＢをセン
トし、セレクタ１−３の８２をオン状態にする。これに
より、強制延長回路１に左側から人力した制御信号（Ｎ
えばｒｅａｄｙ＃）ばそのままＣＰＵ２に供給し、延長
することなくクロックＤに同期して処理を行う。
＠は、タイマ○Ｎ？か否かを判別する。ＹＥＳの場合に
は、［相］を行う。ＮＯの場合には、■で通常動作、即
ち強制延長回路ｌの左側から人力した制御信号（例えば
ｒｅａｄｙ＃）をそのままセレクタ１−３を介してＣＰ
Ｕ２に入力し、クロックＤに同期して高速に処理を行い
、■を繰り返し行う。
は、［相］を行う。ＮＯの場合には、■で通常動作、即
ち強制延長回路ｌの左側から人力した制御信号（例えば
ｒｅａｄｙ＃）をそのままセレクタ１−３を介してＣＰ
Ｕ２に入力し、クロックＤに同期して高速に処理を行い
、■を繰り返し行う。
［相］は、■でタイマＯＮと判別されたので、設定を行
う、この設定は、ＲｅｇＡにデータセント、およびＲｅ
ｇＢに５ｅｔ（、、てＳｌをＯＮにする。
う、この設定は、ＲｅｇＡにデータセント、およびＲｅ
ｇＢに５ｅｔ（、、てＳｌをＯＮにする。
これは、レジスタＡに強制的に延長する値を設定、およ
びレジスタＢをセットしてセレクタｌ−３のＳＬをオン
にする。これにより、強制延長回路１の左側から人力し
た制御信号（例えばｒｅａｄｙ＃）を契機として、所定
量の延長を与えた制御信号（ｒａａｄｙ＃’）をＣＰＵ
２に入力し、命令の実行に延長を与えるようにしでいる
。
びレジスタＢをセットしてセレクタｌ−３のＳＬをオン
にする。これにより、強制延長回路１の左側から人力し
た制御信号（例えばｒｅａｄｙ＃）を契機として、所定
量の延長を与えた制御信号（ｒａａｄｙ＃’）をＣＰＵ
２に入力し、命令の実行に延長を与えるようにしでいる
。
■は、絶対時間動作する。これは、［相］の設定によっ
て付与した延長量だけ、制御信号（例えばｒｅａｄｙｌ
）を延長させてＣＰＵ２に入力することにより、過去に
作成したソフトウェア中のソフトウェアタイマについて
、何ら修正することなく、正しいタイマ値、即ち絶対時
間を刻むことが可能となる。この際、システムの処理能
力を向上させるためにＣＰＵ２へ供給するクロックＤの
周波数を高くしたとしても、強制延長回路ｌに供給する
クロックＣの周波数を変えなければ、過去に作成したい
ずれのソフトウェアに対しても容易に動作させることが
可能となる。
て付与した延長量だけ、制御信号（例えばｒｅａｄｙｌ
）を延長させてＣＰＵ２に入力することにより、過去に
作成したソフトウェア中のソフトウェアタイマについて
、何ら修正することなく、正しいタイマ値、即ち絶対時
間を刻むことが可能となる。この際、システムの処理能
力を向上させるためにＣＰＵ２へ供給するクロックＤの
周波数を高くしたとしても、強制延長回路ｌに供給する
クロックＣの周波数を変えなければ、過去に作成したい
ずれのソフトウェアに対しても容易に動作させることが
可能となる。
［相］は、タイマＯＦＦ？か否かを判別する。ＹＥＳの
場合には、■を行う、Ｎｏの場合には、■を繰り返し行
う。
場合には、■を行う、Ｎｏの場合には、■を繰り返し行
う。
■は、解除する。これは、ＲｅｇＢをセットし、Ｓ２を
ＯＮとする。これにより、レジスタＢがセントされ、セ
レクタ１−３の８２がオンとなり、強制延長回路１の左
側から入力した制御信号（例えばｒｅａｄｙ＃）がその
ままＣＰＵ２に入力し、クロックＤに同期して高速に処
理を行う。
ＯＮとする。これにより、レジスタＢがセントされ、セ
レクタ１−３の８２がオンとなり、強制延長回路１の左
側から入力した制御信号（例えばｒｅａｄｙ＃）がその
ままＣＰＵ２に入力し、クロックＤに同期して高速に処
理を行う。
第３図は、本発明の他の実施例構成図を示す。
これは、レジスタＡに“００″を設定したときに左側か
ら入力した制御信号（例えばｒｅａｄｙ＃）についてそ
のままＡＮＤ回路３−３を介してＣＰＵ２に入力し、レ
ジスＡに零以外のＸＸ”を設定したときに左側から人力
した制御信号（例えばｒｅａｄｙ＃）についてこの設定
した値“ＸＸ”に対応したクロックＣの数の時間だけ延
長させた制御信号（例えばｒｅａｄｙ＃’）をＡＮＤ回
路３−３を介してＣＰＵ２に入力するようにしたもので
ある。この構成を採用することにより、第１図強制延長
回路１に比し、構成が簡単となる。
ら入力した制御信号（例えばｒｅａｄｙ＃）についてそ
のままＡＮＤ回路３−３を介してＣＰＵ２に入力し、レ
ジスＡに零以外のＸＸ”を設定したときに左側から人力
した制御信号（例えばｒｅａｄｙ＃）についてこの設定
した値“ＸＸ”に対応したクロックＣの数の時間だけ延
長させた制御信号（例えばｒｅａｄｙ＃’）をＡＮＤ回
路３−３を介してＣＰＵ２に入力するようにしたもので
ある。この構成を採用することにより、第１図強制延長
回路１に比し、構成が簡単となる。
以上説明したように、本発明によれば、ＣＰＵ２に供給
するクロックＤをそのままとし、パスシーケンスなどを
強制的に延長させる強制延長回路を設け、これに独立の
クロックＣを入力して必要に応じてＣＰＵ２の動作サイ
クルを延長させる構戒を採用しているため、ＣＰＵの動
作サイクルを高速にしても、既に作成済のソフトウェア
を修正なしに動作させることができる。また、ＣＰＵ２
のクロック周波数を増大させて高速化を行っても、旧来
の周波数のクロックＣを強制延長回路に供給するのみで
、容易に旧来のソフトウェアをそのまま動作させること
ができると共に、旧来のソフトウェアを修正したときに
生じるループ数の増大、ネスティングの増大によるステ
ップ数の増加を回避し、メモリ使用量の増大を避けるこ
とができる。
するクロックＤをそのままとし、パスシーケンスなどを
強制的に延長させる強制延長回路を設け、これに独立の
クロックＣを入力して必要に応じてＣＰＵ２の動作サイ
クルを延長させる構戒を採用しているため、ＣＰＵの動
作サイクルを高速にしても、既に作成済のソフトウェア
を修正なしに動作させることができる。また、ＣＰＵ２
のクロック周波数を増大させて高速化を行っても、旧来
の周波数のクロックＣを強制延長回路に供給するのみで
、容易に旧来のソフトウェアをそのまま動作させること
ができると共に、旧来のソフトウェアを修正したときに
生じるループ数の増大、ネスティングの増大によるステ
ップ数の増加を回避し、メモリ使用量の増大を避けるこ
とができる。
第１図は本発明の１実施例構戒図、第２図は本発明の動
作説明フローチャート、第３図は本発明の他の実施例構
成図を示す。 図中、ｌ、３は強制延長回路、１−１．３−１はカウン
タ、１−２．３−２は比較器、１−３はセレクタ、２は
ＣＰｔＪ、３−３はＡＮＤ回路を表す。 本発明の１実施例構成図 第 図 本発明の動作説明フロ チャート 第 因 ｒｅａｄｙ！’ 本発明の他の実施例構成図 第 図
作説明フローチャート、第３図は本発明の他の実施例構
成図を示す。 図中、ｌ、３は強制延長回路、１−１．３−１はカウン
タ、１−２．３−２は比較器、１−３はセレクタ、２は
ＣＰｔＪ、３−３はＡＮＤ回路を表す。 本発明の１実施例構成図 第 図 本発明の動作説明フロ チャート 第 因 ｒｅａｄｙ！’ 本発明の他の実施例構成図 第 図
Claims (1)
- 【特許請求の範囲】 命令の実行サイクルを強制的に延長するインストラクシ
ョン強制延長方式において、 ＣＰＵ（２）のクロックと独立のクロックを計数するカ
ウンタ（１−１）、および延長サイクル数に対応する値
を設定するレジスタＡを持ち、ＣＰＵ（１）に入力する
制御信号（例えばｒｅａｄｙ信号）を強制的に延長させ
る強制延長回路（１）を備え、この強制延長回路（１）
に対して制御信号が入力されたときに、独立のクロック
を上記カウンタ（１−１）によって計数を開始してこの
計数した値が上記レジスタＡに設定した値と等しくなっ
たときにこの制御信号をＣＰＵに延長した態様で供給す
るように構成したことを特徴とするインストラクション
強制延長方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22114589A JPH0383133A (ja) | 1989-08-28 | 1989-08-28 | インストラクション強制延長方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22114589A JPH0383133A (ja) | 1989-08-28 | 1989-08-28 | インストラクション強制延長方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0383133A true JPH0383133A (ja) | 1991-04-09 |
Family
ID=16762173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22114589A Pending JPH0383133A (ja) | 1989-08-28 | 1989-08-28 | インストラクション強制延長方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0383133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877929A (en) * | 1996-03-15 | 1999-03-02 | Yazaki Corporation | Break display apparatus for semiconductor switching element incorporating overcurrent/overheating protection function |
-
1989
- 1989-08-28 JP JP22114589A patent/JPH0383133A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877929A (en) * | 1996-03-15 | 1999-03-02 | Yazaki Corporation | Break display apparatus for semiconductor switching element incorporating overcurrent/overheating protection function |
| US5936819A (en) * | 1996-03-15 | 1999-08-10 | Yazaki Corporation | Break display apparatus for semiconductor switching element incorporating overcurrent/overheating protection function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2875842B2 (ja) | プログラマブルコントローラ | |
| JP3987277B2 (ja) | パルス信号生成装置 | |
| JPH0383133A (ja) | インストラクション強制延長方式 | |
| JP2004516547A (ja) | 中断制御装置 | |
| US20140137126A1 (en) | Technique for Task Sequence Execution | |
| CN112416540B (zh) | 计时控制方法、装置及车辆 | |
| DE602005002096T2 (de) | Vektorverarbeitungsvorrichtung, Datenverarbeitungsvorrichtung und Datenverarbeitungsmethode zur Verringerung von Störsignalen bei gleichzeitigem Schalten | |
| US7222219B2 (en) | Memory control method and memory control apparatus for pipeline processing | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JP3405513B2 (ja) | プログラマブルコントローラの二重化制御装置 | |
| JPH06259115A (ja) | プログラマブルコントローラ | |
| JP2738141B2 (ja) | シングルチップマイクロコンピュータ | |
| JPH04275603A (ja) | プログラマブル・コントローラ | |
| JP2969844B2 (ja) | プログラマブルコントローラ | |
| JP2671517B2 (ja) | シーケンス処理におけるタイマ，カウンタの処理方法 | |
| JP2844624B2 (ja) | データ処理装置 | |
| JP2009199424A (ja) | マイクロコンピュータ | |
| JPS5965307A (ja) | シ−ケンス制御装置 | |
| JPH0553831A (ja) | 割込み機能付コンピユータ装置 | |
| JPS62182910A (ja) | 主記憶装置アクセス制御方式 | |
| JP3062168B2 (ja) | 計算機システムの調速装置 | |
| JPH07175406A (ja) | プログラマブルコントローラのスキャン起動制御方式 | |
| JPH03252740A (ja) | 命令発生制御方式 | |
| JPH0418657A (ja) | マイクロコンピュータｉ／ｏバス | |
| JP2019020931A (ja) | 処理速度整合回路およびマイクロプロセッサ |