JPH038111B2 - - Google Patents
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- JPH038111B2 JPH038111B2 JP55118756A JP11875680A JPH038111B2 JP H038111 B2 JPH038111 B2 JP H038111B2 JP 55118756 A JP55118756 A JP 55118756A JP 11875680 A JP11875680 A JP 11875680A JP H038111 B2 JPH038111 B2 JP H038111B2
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- silicon
- etching
- wafer
- silicon oxide
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- Expired - Lifetime
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 17
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Drying Of Semiconductors (AREA)
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Description
【発明の詳細な説明】
この発明は、シリコンウエハにパターン形成す
るための写真食刻工程におけるエツチング効果を
改良した半導体装置の製造方法に関するものであ
る。
るための写真食刻工程におけるエツチング効果を
改良した半導体装置の製造方法に関するものであ
る。
一般に半導体装置の製造工程において、シリコ
ン（Si）等のウエハに微細加工を施し、パターン
形成する工程は、写真食刻法（フオト・エツチン
グ）によつて行うものである。すなわち、ホトマ
スク作成、レジスト塗布、露光、現像、エツチン
グ等の工程を経ることによつて、ウエハに所望の
パターンを得るものであるが、上記エツチングは
高精度微細加工が容易等の理由により、ドライ・
エツチングであるガスプラズマ・エツチング（以
下プラズマ・エツチングと称する）が一般的にな
つてきた。このプラズマ・エツチングは酸素
（O2）を含むフレオン（CF4）ガスが用いられ、
この混合ガスを減圧下においてラジカルな状態に
して、エツチング処理を行うものである。第１図
を参照して、プラズマ・エツチング工程を簡単に
説明する。第１図Ａに示すように、シリコンウエ
ハ（以下ウエハと称する）１１の表面にパツシベ
ーシヨン効果のため、すなわちウエハ１１の表面
の性質を安定させるために、酸化シリコン
（SiO2）膜１２が形成されるものである。この場
合ウエハ１１は最終的にチツプに分割されるた
め、このウエハ１１の分割部（以下ダイシング・
ラインと称する）１５は従来被覆膜は形成され
ず、シリコン（Si）面を露出しているものであ
る。さらに上記酸化シリコン（SiO2）膜１２よ
りパツシベーシヨン効果がすぐれているチツ化シ
リコン（Si3N4）膜１３が酸化シリコン（SiO2）
膜表面に形成される。そして上記チツ化シリコン
（Si3N4）膜１３上に、エツチング保護膜として
フオトレジスト１４が形成され、現像後所望のパ
ターン形成が決定される。
ン（Si）等のウエハに微細加工を施し、パターン
形成する工程は、写真食刻法（フオト・エツチン
グ）によつて行うものである。すなわち、ホトマ
スク作成、レジスト塗布、露光、現像、エツチン
グ等の工程を経ることによつて、ウエハに所望の
パターンを得るものであるが、上記エツチングは
高精度微細加工が容易等の理由により、ドライ・
エツチングであるガスプラズマ・エツチング（以
下プラズマ・エツチングと称する）が一般的にな
つてきた。このプラズマ・エツチングは酸素
（O2）を含むフレオン（CF4）ガスが用いられ、
この混合ガスを減圧下においてラジカルな状態に
して、エツチング処理を行うものである。第１図
を参照して、プラズマ・エツチング工程を簡単に
説明する。第１図Ａに示すように、シリコンウエ
ハ（以下ウエハと称する）１１の表面にパツシベ
ーシヨン効果のため、すなわちウエハ１１の表面
の性質を安定させるために、酸化シリコン
（SiO2）膜１２が形成されるものである。この場
合ウエハ１１は最終的にチツプに分割されるた
め、このウエハ１１の分割部（以下ダイシング・
ラインと称する）１５は従来被覆膜は形成され
ず、シリコン（Si）面を露出しているものであ
る。さらに上記酸化シリコン（SiO2）膜１２よ
りパツシベーシヨン効果がすぐれているチツ化シ
リコン（Si3N4）膜１３が酸化シリコン（SiO2）
膜表面に形成される。そして上記チツ化シリコン
（Si3N4）膜１３上に、エツチング保護膜として
フオトレジスト１４が形成され、現像後所望のパ
ターン形成が決定される。
以上の様なウエハ１１にプラズマ・エツチング
を施すと、同図Ｂに示すようにフオト・レジスト
１４で被覆されていないチツ化シリコン
（Si3N4）膜１３は全てガス状化合物となり除去
される。この場合、酸化シリコン（SiO2）に比
べてチツ化シリコン（Si3N4）の方がはるかにエ
ツチング反応が速いため、ダイシング部はエツチ
ングの影響が少なくほとんどエツチングされな
い。ところで、上記ダイシング・ライン１５はウ
エハ１１を構成しているシリコン（Si）が露出し
ているものであるが、プラズマ・エツチングを施
した場合、上記のチツ化シリコン（Si3N4）に比
べてシリコン（Si）はエツチング反応が速いた
め、除去されるチツ化シリコン（Si3N4）膜１３
よりもダイシング・ライン１５にエツチングの反
応が集中するという不具合を生じるものである。
すなわち、エツチングにばらつきが生じたり、エ
ツチング時間の増加による不必要部分へのエツチ
ングの影響が起こることによつて、ウエハ１１の
パターン形成の精度上、大きな欠点のあることが
認められた。
を施すと、同図Ｂに示すようにフオト・レジスト
１４で被覆されていないチツ化シリコン
（Si3N4）膜１３は全てガス状化合物となり除去
される。この場合、酸化シリコン（SiO2）に比
べてチツ化シリコン（Si3N4）の方がはるかにエ
ツチング反応が速いため、ダイシング部はエツチ
ングの影響が少なくほとんどエツチングされな
い。ところで、上記ダイシング・ライン１５はウ
エハ１１を構成しているシリコン（Si）が露出し
ているものであるが、プラズマ・エツチングを施
した場合、上記のチツ化シリコン（Si3N4）に比
べてシリコン（Si）はエツチング反応が速いた
め、除去されるチツ化シリコン（Si3N4）膜１３
よりもダイシング・ライン１５にエツチングの反
応が集中するという不具合を生じるものである。
すなわち、エツチングにばらつきが生じたり、エ
ツチング時間の増加による不必要部分へのエツチ
ングの影響が起こることによつて、ウエハ１１の
パターン形成の精度上、大きな欠点のあることが
認められた。
この発明は上記の事情を考慮しなされたもの
で、エツチング効果を安定にすることによつて、
ウエハのパターン形成を高精度に行うことのでき
る半導体装置の製造方法を提供するものである。
で、エツチング効果を安定にすることによつて、
ウエハのパターン形成を高精度に行うことのでき
る半導体装置の製造方法を提供するものである。
以下この発明の一実施例を、図面を参照して説
明する。第２図はプラズマ・エツチング処理工程
を示しているものであるが、第２図Ａに示すよう
にウエハ１１の表面に保護膜として酸化シリコン
（SiO2）膜１２、さらにその上にチツ化シリコン
（Si3N4）膜１３を形成するものであるが、その
場合ダイシング・ライン１５も酸化シリコン
（SiO2）によつて被覆を施す。次にエツチング保
護膜であるフオト・レジスト１４を塗布し、現像
後レジストパターンが形成される。そしてプラズ
マ・エツチングを施すと、同図Ｂに示すようにフ
オト・レジスト１４によつて被覆されていないチ
ツ化シリコン（Si3N4）膜はガス状化合物となり
除去される。ダイシング・ライン１５を含むウエ
ハ１１の表面は、プラズマ・エツチングにおける
チツ化シリコン（Si3N4）が酸化シリコン
（SiO2）に比べてエツチング速度が大きいため、
エツチング反応の影響を防ぐことができる。従つ
てウエハ１１表面上に所望のパターンを得ること
ができるものである。
明する。第２図はプラズマ・エツチング処理工程
を示しているものであるが、第２図Ａに示すよう
にウエハ１１の表面に保護膜として酸化シリコン
（SiO2）膜１２、さらにその上にチツ化シリコン
（Si3N4）膜１３を形成するものであるが、その
場合ダイシング・ライン１５も酸化シリコン
（SiO2）によつて被覆を施す。次にエツチング保
護膜であるフオト・レジスト１４を塗布し、現像
後レジストパターンが形成される。そしてプラズ
マ・エツチングを施すと、同図Ｂに示すようにフ
オト・レジスト１４によつて被覆されていないチ
ツ化シリコン（Si3N4）膜はガス状化合物となり
除去される。ダイシング・ライン１５を含むウエ
ハ１１の表面は、プラズマ・エツチングにおける
チツ化シリコン（Si3N4）が酸化シリコン
（SiO2）に比べてエツチング速度が大きいため、
エツチング反応の影響を防ぐことができる。従つ
てウエハ１１表面上に所望のパターンを得ること
ができるものである。
次に第３図は他の実施例で、ダイシング・ライ
ン１５に上記実施例の酸化シリコン（SiO2）膜
の代りにフオト・レジスト膜を用いて被覆を施す
ことによつても同様の効果が得られる。第３図に
第２図と同じ符号を付して示し説明は省略する。
ン１５に上記実施例の酸化シリコン（SiO2）膜
の代りにフオト・レジスト膜を用いて被覆を施す
ことによつても同様の効果が得られる。第３図に
第２図と同じ符号を付して示し説明は省略する。
以上詳述した様に、この発明によればウエハの
ダイシング・ラインに被覆膜を形成することによ
つて安定した効率のよいエツチング効果を得るこ
とができるため、高精度のパターン形成を実現で
きる半導体装置の製造方法を提供できるものであ
る。
ダイシング・ラインに被覆膜を形成することによ
つて安定した効率のよいエツチング効果を得るこ
とができるため、高精度のパターン形成を実現で
きる半導体装置の製造方法を提供できるものであ
る。
第１図Ａ，Ｂは従来のプラズマ・エツチング工
程を示す断面図、第２図Ａ，Ｂはこの発明の一実
施例に係るプラズマ・エツチング工程を示す断面
図、第３図はこの発明の他の実施例に係るプラズ
マ・エツチング工程の一部を示す断面図である。 １１……ウエハ、１２……酸化シリコン膜、１
３……チツ化シリコン膜、１４……フオト・レジ
スト、１５……ダイシング・ライン。
程を示す断面図、第２図Ａ，Ｂはこの発明の一実
施例に係るプラズマ・エツチング工程を示す断面
図、第３図はこの発明の他の実施例に係るプラズ
マ・エツチング工程の一部を示す断面図である。 １１……ウエハ、１２……酸化シリコン膜、１
３……チツ化シリコン膜、１４……フオト・レジ
スト、１５……ダイシング・ライン。
Claims (1)
- 【特許請求の範囲】 １ シリコンウエハの表面上に酸化シリコン膜を
形成し、この酸化シリコン膜を選択的にエツチン
グして前記シリコンウエハを分割するための分割
部を形成し、前記酸化シリコン膜の表面上にチツ
化シリコン膜を形成し、所定のパターン形成を行
なうためのドライ・エツチング処理を施す半導体
装置の製造方法において、 前記分割部を形成した後に、前記ドライ・エツ
チング処理における前記チツ化シリコン膜のエツ
チング速度より遅いエツチング速度特性を有する
被覆膜を前記分割部に形成する工程を実行し、 この工程の後に、前記酸化シリコン膜の表面上
に前記チツ化シリコン膜を形成する工程を実行
し、 この工程の後に、前記ドライ・エツチング処理
を施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11875680A JPS5743429A (en) | 1980-08-28 | 1980-08-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11875680A JPS5743429A (en) | 1980-08-28 | 1980-08-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5743429A JPS5743429A (en) | 1982-03-11 |
| JPH038111B2 true JPH038111B2 (ja) | 1991-02-05 |
Family
ID=14744272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11875680A Granted JPS5743429A (en) | 1980-08-28 | 1980-08-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5743429A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942289A (ja) * | 1972-05-03 | 1974-04-20 | ||
| JPS501313U (ja) * | 1973-04-27 | 1975-01-08 | ||
| JPS5513430A (en) * | 1978-07-11 | 1980-01-30 | Nec Corp | Test device for logic circuit |
-
1980
- 1980-08-28 JP JP11875680A patent/JPS5743429A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942289A (ja) * | 1972-05-03 | 1974-04-20 | ||
| JPS501313U (ja) * | 1973-04-27 | 1975-01-08 | ||
| JPS5513430A (en) * | 1978-07-11 | 1980-01-30 | Nec Corp | Test device for logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5743429A (en) | 1982-03-11 |
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