JPH0380550A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0380550A JPH0380550A JP21630389A JP21630389A JPH0380550A JP H0380550 A JPH0380550 A JP H0380550A JP 21630389 A JP21630389 A JP 21630389A JP 21630389 A JP21630389 A JP 21630389A JP H0380550 A JPH0380550 A JP H0380550A
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高速動作を要求されるために、内部配線が形成する寄生
容量による素子の動作速度低下を問題にする半導体集積
回路装置に関し、 その寄生容量を低減させることを目的とし、第１基板と
第２基板とを有し、第１基板は、半導体からなり、表面
に複数の光素子または電子素子が形成され、且つ該素子
相互間及び該素子と外部接続用パッドとの間を接続すべ
き配線が形成されないものであり、第２基板は、絶縁体
からなり、表面に外部接続用パッドと上記配線とを有し
、且つ該配線の配置が上記素子の配置に整合するもので
あり、第１基板上の上記素子が第２基板上の上記配線に
フェースダウン・ボンディングされてなるように構成す
る。
容量による素子の動作速度低下を問題にする半導体集積
回路装置に関し、 その寄生容量を低減させることを目的とし、第１基板と
第２基板とを有し、第１基板は、半導体からなり、表面
に複数の光素子または電子素子が形成され、且つ該素子
相互間及び該素子と外部接続用パッドとの間を接続すべ
き配線が形成されないものであり、第２基板は、絶縁体
からなり、表面に外部接続用パッドと上記配線とを有し
、且つ該配線の配置が上記素子の配置に整合するもので
あり、第１基板上の上記素子が第２基板上の上記配線に
フェースダウン・ボンディングされてなるように構成す
る。
本発明は、半導体集積回路装置に係り、特に、高速動作
を要求されるために、内部配線が形成する寄生容量によ
る素子の動作速度低下を問題にする半導体集積回路装置
に関する。
を要求されるために、内部配線が形成する寄生容量によ
る素子の動作速度低下を問題にする半導体集積回路装置
に関する。
高速動作を要求される半導体集積回路装置には、例えば
コヒーレント光通信のレシーバに用いられるものなどが
あり、そこでは、素子相互間などを接続した配線（内部
配線）が形成する寄生容量による素子の動作速度低下が
問題となる場合がある。
コヒーレント光通信のレシーバに用いられるものなどが
あり、そこでは、素子相互間などを接続した配線（内部
配線）が形成する寄生容量による素子の動作速度低下が
問題となる場合がある。
その場合の対象素子には、ＰＩＮホトダイオード、ＨＥ
ＭＴ、ＦＥＴ、バイポーラトランジスタなどがあり、対
策として、上記配線が形成する寄生容量を低減させるこ
とが望まれる。
ＭＴ、ＦＥＴ、バイポーラトランジスタなどがあり、対
策として、上記配線が形成する寄生容量を低減させるこ
とが望まれる。
第３図は上述した半導体集積回路装置の従来例の側断面
図である。
図である。
この集積回路装置は、コヒーレント光通信のレシーバ用
として同一のＰＩＮホトダイオードを２個集積したもの
で、その回路は第４図の回路図に示される。
として同一のＰＩＮホトダイオードを２個集積したもの
で、その回路は第４図の回路図に示される。
第３図において、１はＰＩＮホトダイオード、２は３１
− Ｉｎ Ｐ基板、３はｎ”−１ｎＰ層、４は１−Ｉｎ
ＧａＡｓ光吸収層、５はｎ−１ｎＰキャップ層、６はキ
ャップ層５中のｐ”−Ｚｎ拡散層、７はＳｉＮ絶縁層、
８ｂ、 ８ｃは外部接続用パッド、９８〜９ｃは配線、
である。
− Ｉｎ Ｐ基板、３はｎ”−１ｎＰ層、４は１−Ｉｎ
ＧａＡｓ光吸収層、５はｎ−１ｎＰキャップ層、６はキ
ャップ層５中のｐ”−Ｚｎ拡散層、７はＳｉＮ絶縁層、
８ｂ、 ８ｃは外部接続用パッド、９８〜９ｃは配線、
である。
ＩｎＰ層３、光吸収層４、キャップ層５は、基板２上に
堆積されてＺｎ拡散層６が形成された後にエツチングさ
れて２個のメサを形成し、１個のメサが１個のホトダイ
オード１を構成する。
堆積されてＺｎ拡散層６が形成された後にエツチングさ
れて２個のメサを形成し、１個のメサが１個のホトダイ
オード１を構成する。
配線９ａは、２個のホトダイオード１間における一方の
ＩｎＰ層３と他方のＺｎ拡散層６を接続し、更に不図示
の外部接続用パッド８ａを接続する。
ＩｎＰ層３と他方のＺｎ拡散層６を接続し、更に不図示
の外部接続用パッド８ａを接続する。
配線９ｂは、上記一方のホトダイオード１のＺｎ拡散層
６とパッド８ｂを接続し、配線９ｃは他方のホトダイオ
ードのＩｎＰ層３とパッド８ｃを接続する。
６とパッド８ｂを接続し、配線９ｃは他方のホトダイオ
ードのＩｎＰ層３とパッド８ｃを接続する。
そして配線９ａ〜９ｃは、パッド８ａ〜８ｃと共に基板
２上に形成されている。
２上に形成されている。
ところでこの従来例は、配線９８〜９ｃ及びこれと導通
ずるパッド８ａ〜８ｃが基板２上に設けられているため
に、配置ｉ９ａ〜９ｃがホトダイオード１に対し並列に
形成する寄生容量が大きくなり、ホトダイオード１が本
来の高速特性を発揮し得ない状態となっている。例えば
、ホトダイオード１自体の接合容量が２０ｆＦ程度であ
るのに対して、上記寄生容量が１００ｆＦ程度になると
いった具合である。
ずるパッド８ａ〜８ｃが基板２上に設けられているため
に、配置ｉ９ａ〜９ｃがホトダイオード１に対し並列に
形成する寄生容量が大きくなり、ホトダイオード１が本
来の高速特性を発揮し得ない状態となっている。例えば
、ホトダイオード１自体の接合容量が２０ｆＦ程度であ
るのに対して、上記寄生容量が１００ｆＦ程度になると
いった具合である。
この問題は、集積する半導体素子が、ＰＩＮホトダイオ
ードの場合に限られず、他の光素子やＨＥＭＴ、ＦＥＴ
、バイポーラトランジスタなどの電子素子の場合にも共
通する。
ードの場合に限られず、他の光素子やＨＥＭＴ、ＦＥＴ
、バイポーラトランジスタなどの電子素子の場合にも共
通する。
そこで本発明は、高速動作を要求されるために、内部配
線が形成する寄生容量による素子の動作速度低下を問題
にする半導体集積回路装置に関し、その寄生容量を低減
させることを目的とする。
線が形成する寄生容量による素子の動作速度低下を問題
にする半導体集積回路装置に関し、その寄生容量を低減
させることを目的とする。
上記目的は、第１基板と第２基板とを有し、第１基板は
、半導体からなり、表面に複数の光素子または電子素子
或いは光素子と電子素子が形成され、且つ該素子相互間
及び該素子と外部接続用パッドとの間を接続すべき配線
が形成されないものであり、 第２基板は、絶縁体からなり、表面に外部接続用パッド
と上記配線とを有し、且つ該配線の配置が上記素子の配
置に整合するものであり、第１基板上の上記素子が第２
基板上の上記配線にフェースダウン・ボンディングされ
てなる本発明の半導体集積回路装置によって達成される
。
、半導体からなり、表面に複数の光素子または電子素子
或いは光素子と電子素子が形成され、且つ該素子相互間
及び該素子と外部接続用パッドとの間を接続すべき配線
が形成されないものであり、 第２基板は、絶縁体からなり、表面に外部接続用パッド
と上記配線とを有し、且つ該配線の配置が上記素子の配
置に整合するものであり、第１基板上の上記素子が第２
基板上の上記配線にフェースダウン・ボンディングされ
てなる本発明の半導体集積回路装置によって達成される
。
従来例では、上記の第１基板上に素子と共に外部接続用
パッド及び上記配線が設けられているために、件の寄生
容量が大きくなっていた。
パッド及び上記配線が設けられているために、件の寄生
容量が大きくなっていた。
これに対して本発明の構成では、
■ 外部接続用パッド及び上記配線は、素子を設ける基
板（第１基板）と別である基板（第２基板）、に設けで
ある。
板（第１基板）と別である基板（第２基板）、に設けで
ある。
■ 第１基板とする半導体は誘電率が例えば１０以上と
高く、第２基板とする絶縁体はその種類にもよるが一般
に半導体よりも誘電率が低い。
高く、第２基板とする絶縁体はその種類にもよるが一般
に半導体よりも誘電率が低い。
などのことから、件の寄生容量を容易に従来例の構成の
場合よりも小さくすることができる。
場合よりも小さくすることができる。
以下本発明による半導体集積回路装置の実施例について
第１図及び第２図を用いて説明する。第１図は実施例の
側断面図、第２図は実施例における第２基板の平面図、
であり、全図を通し同一符号は同一対象物を示す。
第１図及び第２図を用いて説明する。第１図は実施例の
側断面図、第２図は実施例における第２基板の平面図、
であり、全図を通し同一符号は同一対象物を示す。
第１図において、この実施例は、第３図で説明した従来
例に本発明を適用したものである。即ち、従来例のＳｌ
−Ｉｎ Ｐ基板２（第１基板）の他に、絶縁体ここで
はセラミック（ステアタイト磁器）の第２基板１２を有
し、従来例のパッド８ａ〜８Ｃ及び配線９ａ〜９ｃに相
当するものが、外部接続用パッド１８ａ ＝１８ｃ （
１８ａは第１図に現れない）及び配線１９ａ〜１９ｃと
なって、第２図に示すように第２基板１２上に設けられ
、第１基板２上のホトダイオード１が配線１９ａ〜１９
ｃにフェースダウン・ボンディングされている。
例に本発明を適用したものである。即ち、従来例のＳｌ
−Ｉｎ Ｐ基板２（第１基板）の他に、絶縁体ここで
はセラミック（ステアタイト磁器）の第２基板１２を有
し、従来例のパッド８ａ〜８Ｃ及び配線９ａ〜９ｃに相
当するものが、外部接続用パッド１８ａ ＝１８ｃ （
１８ａは第１図に現れない）及び配線１９ａ〜１９ｃと
なって、第２図に示すように第２基板１２上に設けられ
、第１基板２上のホトダイオード１が配線１９ａ〜１９
ｃにフェースダウン・ボンディングされている。
第１基板２は、ｎ”−１ｎＰ層３、ｌ −１ｎＧａＡｓ
光吸収Ｎ４、ｎ−１ｎＰキャップ層５が堆積されてキャ
ップ層５にｐ” −Ｚｎ拡散層６が形成された後にエツ
チングされて、ホトダイオード１を構成するメサとそれ
に隣接するメサ２１が２組形成され、所要のＳｉＮ絶縁
層７が形成された後、ＩｎＰＨ３の引出し電極３ａがメ
サ２１上に延在させて形成されている。そして、従来例
のパッド８ａ〜８ｃ及び配線９ａ〜９ｃは設けられてい
ない。引出し電極３ａは、上記フェースダウン・ボンデ
ィングのためのものであり、メサ２１を利用して引出し
先の高さをＺｎ拡散Ｎ６に合わせである。
光吸収Ｎ４、ｎ−１ｎＰキャップ層５が堆積されてキャ
ップ層５にｐ” −Ｚｎ拡散層６が形成された後にエツ
チングされて、ホトダイオード１を構成するメサとそれ
に隣接するメサ２１が２組形成され、所要のＳｉＮ絶縁
層７が形成された後、ＩｎＰＨ３の引出し電極３ａがメ
サ２１上に延在させて形成されている。そして、従来例
のパッド８ａ〜８ｃ及び配線９ａ〜９ｃは設けられてい
ない。引出し電極３ａは、上記フェースダウン・ボンデ
ィングのためのものであり、メサ２１を利用して引出し
先の高さをＺｎ拡散Ｎ６に合わせである。
フェースダウン・ボンディングは、バンブ２２を用いた
通常のフリップチップ・ボンディングで行っており、介
在させるバリアメタルは図示を省略しである。
通常のフリップチップ・ボンディングで行っており、介
在させるバリアメタルは図示を省略しである。
このボンディングにより、一方のホトダイオード１のｒ
ｎＰ層３と他方のホトダイオード１のＺｎ拡散層６が配
線１９ａにより相互に接続されてパッド１８ａに導出さ
れ、上記一方のホトダイオード１のＺｎ拡散層６が配線
１９ｂによりパッド１８ｂに導出され、他方のホトダイ
オード１のＩｎＰ層３が配線１９ｃによりパッド１８ｃ
に導出される。
ｎＰ層３と他方のホトダイオード１のＺｎ拡散層６が配
線１９ａにより相互に接続されてパッド１８ａに導出さ
れ、上記一方のホトダイオード１のＺｎ拡散層６が配線
１９ｂによりパッド１８ｂに導出され、他方のホトダイ
オード１のＩｎＰ層３が配線１９ｃによりパッド１８ｃ
に導出される。
ここで、第１基板２の厚さは約１００μ−１引出し電極
３ａはＡｕＧｅ、引出し電極３ａ上のバンブ２２はＳｎ
またはＡｕＳｎ、この間のバリアメタルはＴＩ （電極
３８側）とｐｔの２層構成、Ｚｎ拡散層６上の電極はＡ
ｕＺｎ。
３ａはＡｕＧｅ、引出し電極３ａ上のバンブ２２はＳｎ
またはＡｕＳｎ、この間のバリアメタルはＴＩ （電極
３８側）とｐｔの２層構成、Ｚｎ拡散層６上の電極はＡ
ｕＺｎ。
その上のバンブ２２はＳｎまたはＡｕＳｎ、この間のバ
リアメタルもＴＩとｐｔの２層構成、第２基板１２の厚
さは約２００μｍ、パッド１８ａ〜１８ｃ及び配線１９
ａ〜１９ｃはＴｉ （下側〉とＡｕの２Ｎ構成、である
。
リアメタルもＴＩとｐｔの２層構成、第２基板１２の厚
さは約２００μｍ、パッド１８ａ〜１８ｃ及び配線１９
ａ〜１９ｃはＴｉ （下側〉とＡｕの２Ｎ構成、である
。
この実施例では、第１基板２の誘電率が約１２．５であ
るのに対し第２基板１２の誘電率が約６．０と小さいの
で、第２基板１２の下面が導電体に固定されても、配線
１９ａ〜１９ｃがホトダイオード１に対し並列に形成す
る寄生容量が２０ｆＦ以下となり、その大きさは従来例
の対応する寄生容量１００ｆＦに比して極めて小さい、
モしてホトダイオード１自体の接合容量が２０ｆＦ程度
であることから、ホトダイオード１の動作速度は、ホト
ダイオード１本来の動作速度に近づいて従来例の場合よ
りもはるかに速くなる。また、ホトダイオード１が第１
基板２上にあるので、第２基板１２は厚さを任意になし
得ることから、その厚さをもっと厚くすることにより上
記寄生容量を更に小さくさせることが可能である。
るのに対し第２基板１２の誘電率が約６．０と小さいの
で、第２基板１２の下面が導電体に固定されても、配線
１９ａ〜１９ｃがホトダイオード１に対し並列に形成す
る寄生容量が２０ｆＦ以下となり、その大きさは従来例
の対応する寄生容量１００ｆＦに比して極めて小さい、
モしてホトダイオード１自体の接合容量が２０ｆＦ程度
であることから、ホトダイオード１の動作速度は、ホト
ダイオード１本来の動作速度に近づいて従来例の場合よ
りもはるかに速くなる。また、ホトダイオード１が第１
基板２上にあるので、第２基板１２は厚さを任意になし
得ることから、その厚さをもっと厚くすることにより上
記寄生容量を更に小さくさせることが可能である。
なお、第２基板１２は、上記セラ主ツタ以外の絶縁体例
えばサファイアなどにしても良い。
えばサファイアなどにしても良い。
また、上記実施例はＰＩＮホトダイオードを２個集積し
た場合であるが、上述の説明により理解される原理から
して、本発明は、集積対象の半導体素子が、ＰＩＮホト
ダイオードに限られず、他の光素子やＨＥＭＴＳＦＥＴ
、バイポーラトランジスタなどの電子素子であっても有
効であり、且つ、集積する素子数を任意にすることがで
きる。
た場合であるが、上述の説明により理解される原理から
して、本発明は、集積対象の半導体素子が、ＰＩＮホト
ダイオードに限られず、他の光素子やＨＥＭＴＳＦＥＴ
、バイポーラトランジスタなどの電子素子であっても有
効であり、且つ、集積する素子数を任意にすることがで
きる。
以上説明したように本発明の構成によれば、高速動作を
要求されるために、内部配線及び外部接続用バッドが形
成する寄生容量による素子の動作速度低下を問題にする
半導体集積回路装置に関し、その寄生容量を低減させる
ことができて、素子の動作速度を素子本来の動作速度に
近づけることを可能にさせる効果がある。
要求されるために、内部配線及び外部接続用バッドが形
成する寄生容量による素子の動作速度低下を問題にする
半導体集積回路装置に関し、その寄生容量を低減させる
ことができて、素子の動作速度を素子本来の動作速度に
近づけることを可能にさせる効果がある。
第１図は実施例の側断面図、
第２図は実施例における第２基板の平面図、第３図は従
来例の側断面図、 第４図は回路図、 である。 図において、 １はＰＩＮホトダイオード、 ２はＳＩ −Ｉｎ Ｐ基板（第１基板）３はｎ” −１
ｎＰ層、 ３ａは引出し電極、 ４はｉ −４ｎＧａＡｓ光吸収層、 ５はｎ−１ｎＰキャップ層、 ６はｐ” −Ｚｎ拡散層、 ７はＳｉＮ絶縁層、 ８ｂ、８ｃ、 １８ａ ＝１８ｃは外部接続用パッド、
９ａ〜９ｃ、 １９ａ〜１９ｃは配線、１２はセラミッ
ク基板（第２基板）、 ２１はメサ、 ２２はバンブ、 である。 １：ＰＩＮホトダイオード ２’５ｌ−１ｎＰ基槁１夷１基砥） ３：ｎ“−ＩｎＰ層 ４ ： ｉ −１ｎＧａＡｓ光吸収層 ３ａ 引出し電極 ５ ： ｎ−ＬｎＰＳｑッフ０１ １ｇｂ、ｌｋ：外部擾挑用ノくラド ２１゛メサ ＩｑｅＬ−ｌ’？ｃ 配線 ２２＝パンフ１ 実施例のｌｌ］Ｆｒ茄會 夷 １ 凶 ｇａ 外部接続用バッド 実施例１における第２基城の乎＠図 第 ２ 図 Ｆｊｂ、８ｃ：夕は吐旬幻引くラド ９ａ −９ｃ 配線 従来例の側Ｆｒ面図 第 ３ 図 回 路 圀 第 今 図 ３７５−
来例の側断面図、 第４図は回路図、 である。 図において、 １はＰＩＮホトダイオード、 ２はＳＩ −Ｉｎ Ｐ基板（第１基板）３はｎ” −１
ｎＰ層、 ３ａは引出し電極、 ４はｉ −４ｎＧａＡｓ光吸収層、 ５はｎ−１ｎＰキャップ層、 ６はｐ” −Ｚｎ拡散層、 ７はＳｉＮ絶縁層、 ８ｂ、８ｃ、 １８ａ ＝１８ｃは外部接続用パッド、
９ａ〜９ｃ、 １９ａ〜１９ｃは配線、１２はセラミッ
ク基板（第２基板）、 ２１はメサ、 ２２はバンブ、 である。 １：ＰＩＮホトダイオード ２’５ｌ−１ｎＰ基槁１夷１基砥） ３：ｎ“−ＩｎＰ層 ４ ： ｉ −１ｎＧａＡｓ光吸収層 ３ａ 引出し電極 ５ ： ｎ−ＬｎＰＳｑッフ０１ １ｇｂ、ｌｋ：外部擾挑用ノくラド ２１゛メサ ＩｑｅＬ−ｌ’？ｃ 配線 ２２＝パンフ１ 実施例のｌｌ］Ｆｒ茄會 夷 １ 凶 ｇａ 外部接続用バッド 実施例１における第２基城の乎＠図 第 ２ 図 Ｆｊｂ、８ｃ：夕は吐旬幻引くラド ９ａ −９ｃ 配線 従来例の側Ｆｒ面図 第 ３ 図 回 路 圀 第 今 図 ３７５−
Claims (1)
- 【特許請求の範囲】 第１基板と第２基板とを有し、 第１基板は、半導体からなり、表面に複数の光素子また
は電子素子或いは光素子と電子素子が形成され、且つ該
素子相互間及び該素子と外部接続用パッドとの間を接続
すべき配線が形成されないものであり、 第２基板は、絶縁体からなり、表面に外部接続用パッド
と上記配線とを有し、且つ該配線の配置が上記素子の配
置に整合するものであり、 第１基板上の上記素子が第２基板上の上記配線にフェー
スダウン・ボンディングされてなることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21630389A JPH0380550A (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21630389A JPH0380550A (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380550A true JPH0380550A (ja) | 1991-04-05 |
Family
ID=16686411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21630389A Pending JPH0380550A (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9450389B2 (en) | 2013-03-05 | 2016-09-20 | Yaroslav A. Pichkur | Electrical power transmission system and method |
-
1989
- 1989-08-23 JP JP21630389A patent/JPH0380550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9450389B2 (en) | 2013-03-05 | 2016-09-20 | Yaroslav A. Pichkur | Electrical power transmission system and method |
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