JPH0375851A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0375851A JPH0375851A JP1212213A JP21221389A JPH0375851A JP H0375851 A JPH0375851 A JP H0375851A JP 1212213 A JP1212213 A JP 1212213A JP 21221389 A JP21221389 A JP 21221389A JP H0375851 A JPH0375851 A JP H0375851A
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- 208000011580 syndromic disease Diseases 0.000 claims abstract description 45
- 230000010365 information processing Effects 0.000 claims description 10
- 230000015654 memory Effects 0.000 abstract description 23
- 230000002950 deficient Effects 0.000 abstract description 12
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100043731 Caenorhabditis elegans syx-3 gene Proteins 0.000 description 1
- 101100535673 Drosophila melanogaster Syn gene Proteins 0.000 description 1
- 101100368134 Mus musculus Syn1 gene Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特許請求の範囲の前提項に記載の情報処理装置
に関する。
に関する。
般に、情報処理装置においては、マイクロ命令が格納さ
れるコントロールストアはＲＡＭて構成されている。し
たがって、装置の起動時にはコントロールストアにマイ
クロ命令をロートする必要がある。マイクロ命令のロー
トか終了するとコントロールストアにロートされたマイ
クロ命令を０番値から順次読出して１ビットエラーまた
は複数ヒツトエラーを含んでいないかチエツクし、１ヒ
ツトエラーを検出すると訂正してコントロールストアに
書込む。この動作をリートスキャンと称する。従来の情
報処理装置は、このリートスキャン中に１ヒツトエラー
を検出してコントローストアに書込むが、１ビットエラ
ーについての情報は最初に検出した１ヒツトエラーに関
してそのマイクロ命令のアドレスとシンドロームを残ず
たＧづてあり、それ以外のアドレスて、またはそれ以外
のヒツトで１ビットエラーを検出して１正したとしても
それらに関する情報は何も残らない。
れるコントロールストアはＲＡＭて構成されている。し
たがって、装置の起動時にはコントロールストアにマイ
クロ命令をロートする必要がある。マイクロ命令のロー
トか終了するとコントロールストアにロートされたマイ
クロ命令を０番値から順次読出して１ビットエラーまた
は複数ヒツトエラーを含んでいないかチエツクし、１ヒ
ツトエラーを検出すると訂正してコントロールストアに
書込む。この動作をリートスキャンと称する。従来の情
報処理装置は、このリートスキャン中に１ヒツトエラー
を検出してコントローストアに書込むが、１ビットエラ
ーについての情報は最初に検出した１ヒツトエラーに関
してそのマイクロ命令のアドレスとシンドロームを残ず
たＧづてあり、それ以外のアドレスて、またはそれ以外
のヒツトで１ビットエラーを検出して１正したとしても
それらに関する情報は何も残らない。
したがって、リードスキャン動作の終了後にハードウェ
ア情報を調べても検出されたすべての１ビットエラーに
関する情報を得ることは不可能である。
ア情報を調べても検出されたすべての１ビットエラーに
関する情報を得ることは不可能である。
〔発明が解決しようと′１−る問題点〕−ｆ＝述した従
来の情報処理装置では、コントロルストアが複数のＲＡ
Ｍで構成されていても、１ヒツトエラーを含むマイクロ
命令の７１〜レスとシンドロームがわかっていれば、と
のＲＡＭが不良であるか限定することかてきるのて、最
初に検出したｌビットエラーに関しては不良ＲＡＭを限
定することかできるか、他のＲＡＭかずへて正常である
保訂はない。他に不良ＲＡＭか無いか、あるとすればと
のＲＡＭが不良かを調べるためには、最初に検出された
１ビットエラーのマイクロ命令のアドレスの次のアドレ
スからリートスキャンを開始して２番目の１ビットエラ
ーのアドレスとシン１〜ロームを調へ、次に、２番目の
１ビットエラーのマイクロ命令のアドレスの次のアドレ
スからリードスキャンを開始して３番目の１ビットエラ
ーのアドレスとシンドロームを調へ、同様のことを繰返
す必要かある。これは人手て行なわなければならず、ず
へての不良ＲＡＭを限定するための情報を得るためには
多大な時間と手間がかかる。
来の情報処理装置では、コントロルストアが複数のＲＡ
Ｍで構成されていても、１ヒツトエラーを含むマイクロ
命令の７１〜レスとシンドロームがわかっていれば、と
のＲＡＭが不良であるか限定することかてきるのて、最
初に検出したｌビットエラーに関しては不良ＲＡＭを限
定することかできるか、他のＲＡＭかずへて正常である
保訂はない。他に不良ＲＡＭか無いか、あるとすればと
のＲＡＭが不良かを調べるためには、最初に検出された
１ビットエラーのマイクロ命令のアドレスの次のアドレ
スからリートスキャンを開始して２番目の１ビットエラ
ーのアドレスとシン１〜ロームを調へ、次に、２番目の
１ビットエラーのマイクロ命令のアドレスの次のアドレ
スからリードスキャンを開始して３番目の１ビットエラ
ーのアドレスとシンドロームを調へ、同様のことを繰返
す必要かある。これは人手て行なわなければならず、ず
へての不良ＲＡＭを限定するための情報を得るためには
多大な時間と手間がかかる。
本発明の情報処理装置は、
コントロールストアの各ブロックに対応するブロックか
らなり、前記コントロールストア出されたマイクロ命令
のうち１ビットエラーが検出されたマイクロ命令のシン
ドロームを、該マイクロ命令の格納されていた前記コン
トロールストアのフロックに対応する前記ブロックに記
憶するシンドローム記憶手段と、 １１７ｆ記１ピツ）・エラーか検出されたマイクロ命令
のシンドロームか記憶される、前記シンドローム記憶手
段のブロックのブロック番号か格納されるブロックレジ
スタと、 前記１ビットエラーが検出されたマイクロ命令のシンド
ロームが記憶される、前記シンドローム記憶手段のブロ
ック内のアドレスが格納されるアドレスレジスタと、 マイクロ命令の１ビットエラーが検出されると、前記ア
ドレスレジスタに格納されている前記アドレスに１加算
して該アドレスレジスタに格納するカウンタと、 前記アドレスレジスタに格納されたアドレスが定められ
た値未満のときにのみ前記シンドロームか前記シンドロ
ーム記憶手段に書込まれるように書込みイネーブル信号
を出力するイネーブル回路と、 前記第１の格納手段に格納されたマイクロ命令のアドレ
スが前記コントロールストアのブロック内の最終アドレ
スであることを検出すると、前記アドレスレジスタにリ
セット信ゆを出力するリセット手段を有している。
らなり、前記コントロールストア出されたマイクロ命令
のうち１ビットエラーが検出されたマイクロ命令のシン
ドロームを、該マイクロ命令の格納されていた前記コン
トロールストアのフロックに対応する前記ブロックに記
憶するシンドローム記憶手段と、 １１７ｆ記１ピツ）・エラーか検出されたマイクロ命令
のシンドロームか記憶される、前記シンドローム記憶手
段のブロックのブロック番号か格納されるブロックレジ
スタと、 前記１ビットエラーが検出されたマイクロ命令のシンド
ロームが記憶される、前記シンドローム記憶手段のブロ
ック内のアドレスが格納されるアドレスレジスタと、 マイクロ命令の１ビットエラーが検出されると、前記ア
ドレスレジスタに格納されている前記アドレスに１加算
して該アドレスレジスタに格納するカウンタと、 前記アドレスレジスタに格納されたアドレスが定められ
た値未満のときにのみ前記シンドロームか前記シンドロ
ーム記憶手段に書込まれるように書込みイネーブル信号
を出力するイネーブル回路と、 前記第１の格納手段に格納されたマイクロ命令のアドレ
スが前記コントロールストアのブロック内の最終アドレ
スであることを検出すると、前記アドレスレジスタにリ
セット信ゆを出力するリセット手段を有している。
リー］・スキャン終了時、コントロールストアから読出
されたマイクロ命令の１ビットエラーのシンＩ・ローム
か、マイクロ命令か格納されていたコントロールストア
のブロックに対応した、シンドローム記憶手段のブロッ
クに記憶されているのて、この記＋０手段に記憶された
情報を解析すれば、１ビットエラーかあった場合にコン
トロールストアを構成するとのＲＡＭか不良であるかを
容易に知ることがてきる。
されたマイクロ命令の１ビットエラーのシンＩ・ローム
か、マイクロ命令か格納されていたコントロールストア
のブロックに対応した、シンドローム記憶手段のブロッ
クに記憶されているのて、この記＋０手段に記憶された
情報を解析すれば、１ビットエラーかあった場合にコン
トロールストアを構成するとのＲＡＭか不良であるかを
容易に知ることがてきる。
〔実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例のブロック図
、第２図は第１図のコントロールストア１の構成国、第
３図は第１図のコントロールストア１とヒストリメモリ
１０のアドレスの対応関係を示ず図である。
、第２図は第１図のコントロールストア１の構成国、第
３図は第１図のコントロールストア１とヒストリメモリ
１０のアドレスの対応関係を示ず図である。
コントロールストア１はマイクロ命令が格納される８に
ワード×８０ヒツトのメモリて、第２図に示すように２
にワード×８ビットのＲＡＭをワード方向に４個、ヒツ
ト方向に１０個並へて金言（４０個のＲＡＭで構成され
ている。８ＲＡＭをＲＡＭ０Ｏ，ＲＡＭ０Ｉ、ＲＡＭＯ
２，・・・・・・、ＲＡＭ０９ ＲＡＭｌ０．ＲＡＭ
ＩＩ、・・・・・・、 ＲＡＭ３９と呼ぶこととする。
ワード×８０ヒツトのメモリて、第２図に示すように２
にワード×８ビットのＲＡＭをワード方向に４個、ヒツ
ト方向に１０個並へて金言（４０個のＲＡＭで構成され
ている。８ＲＡＭをＲＡＭ０Ｏ，ＲＡＭ０Ｉ、ＲＡＭＯ
２，・・・・・・、ＲＡＭ０９ ＲＡＭｌ０．ＲＡＭ
ＩＩ、・・・・・・、 ＲＡＭ３９と呼ぶこととする。
マイクロアドレスレジスタ２はリードスキャン動作中コ
ントロールストア１から読出すマイクロ命令のアドレス
か格納される。カウンタ３はマイクロアドレスレジスタ
２に格納されているアドレスに１加算しマイクロアドレ
スレジスタ２に格納する。セレクタ４は後述する１とッ
トエラー検出回路８て１ビットエラーが検出されると、
後述する１ビットエラー訂正回路９て１ビットエラーか
訂正されたマイクロ命令を選択し、通常はコントロール
ストア１から読出されたマイクロ命令を選択して出力す
る。コン］・ロールストアレジスタ５にはセレクタ４て
選択されたコントロールストアーから読出されたマイク
ロ命令または１ビットエラーか訂正されたマイクロ命令
か格納される。シンドローム発生回路６はコントロール
ストアレジスタ５に格納されているマイクロ命令の１ヒ
ツトエラーを訂正するためのシンドロームを発生ずる。
ントロールストア１から読出すマイクロ命令のアドレス
か格納される。カウンタ３はマイクロアドレスレジスタ
２に格納されているアドレスに１加算しマイクロアドレ
スレジスタ２に格納する。セレクタ４は後述する１とッ
トエラー検出回路８て１ビットエラーが検出されると、
後述する１ビットエラー訂正回路９て１ビットエラーか
訂正されたマイクロ命令を選択し、通常はコントロール
ストア１から読出されたマイクロ命令を選択して出力す
る。コン］・ロールストアレジスタ５にはセレクタ４て
選択されたコントロールストアーから読出されたマイク
ロ命令または１ビットエラーか訂正されたマイクロ命令
か格納される。シンドローム発生回路６はコントロール
ストアレジスタ５に格納されているマイクロ命令の１ヒ
ツトエラーを訂正するためのシンドロームを発生ずる。
シンドロームレジスタ７にはシンドローム発生回路６か
発生したシンドロームが格納される。１ビットエラー訂
正回路９はシンドロームレジスタ７に格納されているシ
ンドロームからマイクロ命令のとのヒツトかエラかを分
析し、コントロールストアレジスタ５に格納されている
マイクロ命令の１ビットエラーを訂正して出力する。１
ビットエラー検出回路８はコントロールストアレジスタ
５に格納されているマイクロ命令の１ヒツトエラーを検
出すると１ビットエラー訂正回路９て訂正されたマイク
ロ命令を選択するようにセレクタ４を切換える。ヒスト
リメモリ−０は１ビットエラーか検出されたマイクロ命
令のアドレスとシンドロームを文寸にして記憶する。ア
ドレスレジスタ１１はマイクロ命令レスレジスタ２の上
位２ヒツトと組合せられてヒストリメモリ１０のどのア
ドレスに１とットエラーの情報を記憶するかを示ず。カ
ウンタ１２はアドレスレジスタ１１に格納されているア
ドレスにｌ加算しアドレスレジスタ１１に格納する。イ
ネーブル回路１３はアドレスレジスタ１１のアドレスか
２００（８１未満のときにヒストリメモリ１０に書込み
イネーブル信号を出力する。アンドゲート１４はマイク
ロアドレスレジスタ２の下位１１ビツトかずべて１のと
き、” １ ”をリセット信号としてアドレスレジスタ
１１に出力する。
発生したシンドロームが格納される。１ビットエラー訂
正回路９はシンドロームレジスタ７に格納されているシ
ンドロームからマイクロ命令のとのヒツトかエラかを分
析し、コントロールストアレジスタ５に格納されている
マイクロ命令の１ビットエラーを訂正して出力する。１
ビットエラー検出回路８はコントロールストアレジスタ
５に格納されているマイクロ命令の１ヒツトエラーを検
出すると１ビットエラー訂正回路９て訂正されたマイク
ロ命令を選択するようにセレクタ４を切換える。ヒスト
リメモリ−０は１ビットエラーか検出されたマイクロ命
令のアドレスとシンドロームを文寸にして記憶する。ア
ドレスレジスタ１１はマイクロ命令レスレジスタ２の上
位２ヒツトと組合せられてヒストリメモリ１０のどのア
ドレスに１とットエラーの情報を記憶するかを示ず。カ
ウンタ１２はアドレスレジスタ１１に格納されているア
ドレスにｌ加算しアドレスレジスタ１１に格納する。イ
ネーブル回路１３はアドレスレジスタ１１のアドレスか
２００（８１未満のときにヒストリメモリ１０に書込み
イネーブル信号を出力する。アンドゲート１４はマイク
ロアドレスレジスタ２の下位１１ビツトかずべて１のと
き、” １ ”をリセット信号としてアドレスレジスタ
１１に出力する。
第３図はコントロールストア１とヒストリメモリ１０の
アドレスの対応関係を示している。−Ｌ述したとおり、
コントロールストア１のワード数は８にで４個のＲＡＭ
がそれぞれ２にワードずつ記憶する構成となっている。
アドレスの対応関係を示している。−Ｌ述したとおり、
コントロールストア１のワード数は８にで４個のＲＡＭ
がそれぞれ２にワードずつ記憶する構成となっている。
その最初の２にワードをブロックＡ、２番目の２にワー
ドをブロックＢ、３番目の２にワードをブロックＣ１４
番目の２にワードをブロックＤと呼ふこととする。マイ
クロアドレスレジスタ２は８にワードのアドレス０ を示すために１３ビツトからなっている。したがって、
マイクロアドレスレジスタ２のヒツト０とビット１はコ
ントロールストア１のとのブロックをアクセスするかを
示す。また、ビストリメモリ１０は］／２にワードのメ
モリで、これを４ブロツクに分割して最初の１７８にワ
ードをブロックａ、２番目の１７８にワードをブロック
ｂ、３番目の１／８にワードをブロックＣ１４番１」の
１／８にワードをブロックｄと呼ぶ。ブロックａはブロ
ックＡのマイクロ命令の１ビットエラーのシンドローム
を記憶する。同様にブロックｂはブロックＢ、ブロック
ＣはブロックＣ、ブロックｄはブロックＤのマイクロ命
令の１ビットエラーのシンドロームをそれぞれ記憶する
。これを実現するために１３ビツトのマイクロアドレス
レジスタ２の上位２ヒツトと１１ヒツトのアドレスレジ
スタ１１の下位７ビツトを合わせてヒストリメモリ１０
のアドレスとして人力する。アドレスレジスタ１１はマ
イクロアドレスレジスタ２の下位１１ヒツトかずへて”
１”になると、１−なわち、ｌ ＲＡＭの境界を検出するとＯにリセットされる。
ドをブロックＢ、３番目の２にワードをブロックＣ１４
番目の２にワードをブロックＤと呼ふこととする。マイ
クロアドレスレジスタ２は８にワードのアドレス０ を示すために１３ビツトからなっている。したがって、
マイクロアドレスレジスタ２のヒツト０とビット１はコ
ントロールストア１のとのブロックをアクセスするかを
示す。また、ビストリメモリ１０は］／２にワードのメ
モリで、これを４ブロツクに分割して最初の１７８にワ
ードをブロックａ、２番目の１７８にワードをブロック
ｂ、３番目の１／８にワードをブロックＣ１４番１」の
１／８にワードをブロックｄと呼ぶ。ブロックａはブロ
ックＡのマイクロ命令の１ビットエラーのシンドローム
を記憶する。同様にブロックｂはブロックＢ、ブロック
ＣはブロックＣ、ブロックｄはブロックＤのマイクロ命
令の１ビットエラーのシンドロームをそれぞれ記憶する
。これを実現するために１３ビツトのマイクロアドレス
レジスタ２の上位２ヒツトと１１ヒツトのアドレスレジ
スタ１１の下位７ビツトを合わせてヒストリメモリ１０
のアドレスとして人力する。アドレスレジスタ１１はマ
イクロアドレスレジスタ２の下位１１ヒツトかずへて”
１”になると、１−なわち、ｌ ＲＡＭの境界を検出するとＯにリセットされる。
コントロールス）・ア１の同一ブロック中にヒストリメ
モリ１０の各フロックａ、ｂ、ｃ、ｄの最大記憶数、す
なわち１／８にワードより多くの１ヒツトエラーが検出
されても最初の〕／８にワードに関する情報た４−１記
憶し、それ以降は記憶しないために、イネーブル回路１
３はアドレスレジスタ１１の値が１７７ ｕｎ以下のと
きたけビストリメモリ１０にイネーブル信号として１″
を出力する。
モリ１０の各フロックａ、ｂ、ｃ、ｄの最大記憶数、す
なわち１／８にワードより多くの１ヒツトエラーが検出
されても最初の〕／８にワードに関する情報た４−１記
憶し、それ以降は記憶しないために、イネーブル回路１
３はアドレスレジスタ１１の値が１７７ ｕｎ以下のと
きたけビストリメモリ１０にイネーブル信号として１″
を出力する。
次に、本実施例の動作を説明する。
リードスキャン動作の開始時点てはマイクロアドレスレ
ジスタ２とアドレスレジスタ１１はＯである。最初にコ
ントロールストア１のアドレス０．８．のマイクロ命令
が読出されコントロールストアレジスタ５に格納される
。このマイクロ命令は１ビットエラー検出回路８によっ
て１とットエラーがないかチエツクされ、１ビットエラ
ーがなりれば次のマイクロ命令が読出される。このとき
、マイクロアドレスレジスタ２にはカウンタ３の出力、
すなわち１．８）か格納されているので、 ２ コントロールストア１のアドレス１（８）のマイクロ命
令か読出される。アドレス■（６）のマイクロ命令で１
とットエラー検出回路８により１ビットエラーか検出さ
れたとする。シンドローム発生回路６はこのアドレス１
（８）のマイクロ命令のシンドロームを発生し、シンド
ロームレジスタ７にこのシンドロームを格納し、１ピツ
（・エラー１１１回路９はこのシンドロームからエラー
のビットを割出し訂正して出力する。１ビットエラー検
出回路８はｉビットエラーを検出するとセレクタ４が１
ビットエラー訂正回路９の出力を選択するよう指示１−
るのて、１ビットエラーか訂正されたマイクロ命令かコ
ントロールストアレジスタ５に格納される。１ビットエ
ラーか訂正されたマイクロ命令はコントロールストアレ
ジスタ５からコントロルストア１に書込まれて１ビット
エラーの訂正か終了３−る。このとき、１ピツ１〜エラ
ーか検出されたアドレス１（８）のマイクロ命令に関し
て、そのアドレス１（８）とシンドロームかヒストリメ
モリ１０のアドレス０（８）に記憶され、また、アト３ レスレジスタ１１は１（８）にカウントアツプされる。
ジスタ２とアドレスレジスタ１１はＯである。最初にコ
ントロールストア１のアドレス０．８．のマイクロ命令
が読出されコントロールストアレジスタ５に格納される
。このマイクロ命令は１ビットエラー検出回路８によっ
て１とットエラーがないかチエツクされ、１ビットエラ
ーがなりれば次のマイクロ命令が読出される。このとき
、マイクロアドレスレジスタ２にはカウンタ３の出力、
すなわち１．８）か格納されているので、 ２ コントロールストア１のアドレス１（８）のマイクロ命
令か読出される。アドレス■（６）のマイクロ命令で１
とットエラー検出回路８により１ビットエラーか検出さ
れたとする。シンドローム発生回路６はこのアドレス１
（８）のマイクロ命令のシンドロームを発生し、シンド
ロームレジスタ７にこのシンドロームを格納し、１ピツ
（・エラー１１１回路９はこのシンドロームからエラー
のビットを割出し訂正して出力する。１ビットエラー検
出回路８はｉビットエラーを検出するとセレクタ４が１
ビットエラー訂正回路９の出力を選択するよう指示１−
るのて、１ビットエラーか訂正されたマイクロ命令かコ
ントロールストアレジスタ５に格納される。１ビットエ
ラーか訂正されたマイクロ命令はコントロールストアレ
ジスタ５からコントロルストア１に書込まれて１ビット
エラーの訂正か終了３−る。このとき、１ピツ１〜エラ
ーか検出されたアドレス１（８）のマイクロ命令に関し
て、そのアドレス１（８）とシンドロームかヒストリメ
モリ１０のアドレス０（８）に記憶され、また、アト３ レスレジスタ１１は１（８）にカウントアツプされる。
このようにしてリードスキャン動作は進行し１ビットエ
ラーが検出されると、その都度アドレスとシンドローム
かヒストリメモリ１０に記憶されていく。たたし、前述
したとおりコントロールストア の中に１ヒツトエラーが１７８にワード以上検出されて
も、ヒストリメモリ１０には最初の１／８にワードに関
するアドレスとシンドロームしか記憶されない。リート
スキャンが進行してコントロールストア１のアドレス３
７ ７ ７ ｔ＋ｎ まで達するとアドレスレジスタ
１１はリセットされる。
ラーが検出されると、その都度アドレスとシンドローム
かヒストリメモリ１０に記憶されていく。たたし、前述
したとおりコントロールストア の中に１ヒツトエラーが１７８にワード以上検出されて
も、ヒストリメモリ１０には最初の１／８にワードに関
するアドレスとシンドロームしか記憶されない。リート
スキャンが進行してコントロールストア１のアドレス３
７ ７ ７ ｔ＋ｎ まで達するとアドレスレジスタ
１１はリセットされる。
アドレス３ ７ ７ ７ 、８，の次は４０００（８）
なのでマイクロアドレスレジスタ２の」ニイ立２ヒツト
は０ ０ （２１ から０ １ ＋２１ に変わる。
なのでマイクロアドレスレジスタ２の」ニイ立２ヒツト
は０ ０ （２１ から０ １ ＋２１ に変わる。
したがって、コントロールストア１のアドレス４ ０
０ ０ ＋ａ＋から７７７７（Ｉｌｌのマイクロ命令の
１ビットエラーの情報はヒストリメモリ１０のアドレス
２ ０ ０ ＋８１ から３ ７ ７ ｔａ＋ に記
憶される。
０ ０ ＋ａ＋から７７７７（Ｉｌｌのマイクロ命令の
１ビットエラーの情報はヒストリメモリ１０のアドレス
２ ０ ０ ＋８１ から３ ７ ７ ｔａ＋ に記
憶される。
以上のようにして、リートスキャンかコントロールスト
ア１の全アドレスについて終了した後に、ヒストリメモ
リ１０に記４ｇされている情報を解析すればコントロー
ルストア１を構成するとのＲＡＭか不良かを容易に知る
ことがてきる。すなわち、ヒストリメモリ１０のブロッ
クａに１ヒツトエラーを示すシンドロームが記憶されて
いれば、コントロールストア１のブロックＡである第２
図て示されたＲＡＭ０Ｏ，ＲＡＭ０Ｉ、・・・・・・Ｒ
ＡＭ０９の中のいずれかに不良かあることかわかり、さ
らにブロックａに記憶されているシンドロームを解析ず
れはとのビットかエラーかわかるので不良ＲＡＭを１個
に限定することがてきる。
ア１の全アドレスについて終了した後に、ヒストリメモ
リ１０に記４ｇされている情報を解析すればコントロー
ルストア１を構成するとのＲＡＭか不良かを容易に知る
ことがてきる。すなわち、ヒストリメモリ１０のブロッ
クａに１ヒツトエラーを示すシンドロームが記憶されて
いれば、コントロールストア１のブロックＡである第２
図て示されたＲＡＭ０Ｏ，ＲＡＭ０Ｉ、・・・・・・Ｒ
ＡＭ０９の中のいずれかに不良かあることかわかり、さ
らにブロックａに記憶されているシンドロームを解析ず
れはとのビットかエラーかわかるので不良ＲＡＭを１個
に限定することがてきる。
また、ヒストリメモリ１０のブロックｂに１ビットエラ
ーのシンドロームか１つも記憶されていなければ、フロ
ックＢのＲＡＭＩ Ｏ，ＲＡＭｊ−ｌＲＡＭ１９はすべ
て正常であることかわかる。
ーのシンドロームか１つも記憶されていなければ、フロ
ックＢのＲＡＭＩ Ｏ，ＲＡＭｊ−ｌＲＡＭ１９はすべ
て正常であることかわかる。
なお、ヒストリメモリ１０の各ブロック中に１ヒツトエ
ラーを示す情報が全容量を占めて記憶されたものがあっ
た場合は、そのブロックの最後に ５ 記憶されている１ビットエラーのマイクロ命令のアドレ
スの次のアドレスから新たにリートスキャンを繰返すこ
とにより残されたすべての不良素子を指摘することかて
ぎる。
ラーを示す情報が全容量を占めて記憶されたものがあっ
た場合は、そのブロックの最後に ５ 記憶されている１ビットエラーのマイクロ命令のアドレ
スの次のアドレスから新たにリートスキャンを繰返すこ
とにより残されたすべての不良素子を指摘することかて
ぎる。
以上説明したように本発明は、情報処理装置のマイクロ
命令のリートスキャンに際し、コントロールストアから
読出されたマイクロ命令のｌヒツトエラーのシンドロー
ムを、シンドローム記憶１手段のマイクロ命令が格納さ
れていたコントロールストアのブロックに刻応するブロ
ックに記憶することにより、コントロールストアを構成
する素ｆのうち不良素子のずへてを容易に指摘すること
かてきる効果がある。
命令のリートスキャンに際し、コントロールストアから
読出されたマイクロ命令のｌヒツトエラーのシンドロー
ムを、シンドローム記憶１手段のマイクロ命令が格納さ
れていたコントロールストアのブロックに刻応するブロ
ックに記憶することにより、コントロールストアを構成
する素ｆのうち不良素子のずへてを容易に指摘すること
かてきる効果がある。
第１図は本発明の情報処理装置の一実施例の要部のブロ
ック図、第２図は第１図のコントロールストア１の構成
図、第３図は第１図のコントロールストア１とヒストリ
メモリ１０のアドレスの対応関係を示す図である。 ６ １・・・コントロールストア、 ２・・・マイクロアドレスレジスタ、 ３・・・カウンタ、 ４・・・セレクタ、 ５・・・コントロールストアレジスタ、６・・・シンド
ローム発生回路、 ７・・・シンドロームレジスタ、 ８・・・１ビットエラー検出回路、 ９・・・１ビットエラー訂正回路、 ０・・・ヒストリメモリ、 １・・・アドレスレジスタ、 ２・・・カウンタ、 ３・・・イネーブル回路、 ４・・・アンドケート。
ック図、第２図は第１図のコントロールストア１の構成
図、第３図は第１図のコントロールストア１とヒストリ
メモリ１０のアドレスの対応関係を示す図である。 ６ １・・・コントロールストア、 ２・・・マイクロアドレスレジスタ、 ３・・・カウンタ、 ４・・・セレクタ、 ５・・・コントロールストアレジスタ、６・・・シンド
ローム発生回路、 ７・・・シンドロームレジスタ、 ８・・・１ビットエラー検出回路、 ９・・・１ビットエラー訂正回路、 ０・・・ヒストリメモリ、 １・・・アドレスレジスタ、 ２・・・カウンタ、 ３・・・イネーブル回路、 ４・・・アンドケート。
Claims (1)
- 【特許請求の範囲】 マイクロ命令が格納される複数のブロックからなるコン
トロールストアと、該コントロールストアから読出すべ
きマイクロ命令のアドレスが格納される第１の格納手段
と、該コントロールストアから読出されたマイクロ命令
が格納される第２の格納手段と、第２の格納手段に格納
されているマイクロ命令のシンドロームを発生するシン
ドローム発生手段と、マイクロ命令の１ビットエラーを
検出して訂正する１ビットエラー訂正手段とを有する情
報処理装置において、 前記コントロールストアの各ブロックに対応するブロッ
クからなり、前記コントロールストアから読出されたマ
イクロ命令のうち１ビットエラーが検出されたマイクロ
命令のシンドロームを、該マイクロ命令の格納されてい
た前記コントロールストアのブロックに対応する前記ブ
ロックに記憶するシンドローム記憶手段と、 前記１ビットエラーが検出されたマイクロ命令のシンド
ロームが記憶される、前記シンドローム記憶手段のブロ
ックのブロック番号が格納されるブロックレジスタと、 前記１ビットエラーが検出されたマイクロ命令のシンド
ロームが記憶される、前記シンドローム記憶手段のブロ
ック内のアドレスが格納されるアドレスレジスタと、 マイクロ命令の１ビットエラーが検出されると、前記ア
ドレスレジスタに格納されている前記アドレスに１加算
して該アドレスレジスタに格納するカウンタと、 前記アドレスレジスタに格納されたアドレスが定められ
た値未満のときにのみ前記シンドロームが前記シンドロ
ーム記憶手段に書込まれるように書込みイネーブル信号
を出力するイネーブル回路と、 前記第１の格納手段に格納されたマイクロ命令のアドレ
スが前記コントロールストアのブロック内の最終アドレ
スであることを検出すると、前記アドレスレジスタにリ
セット信号を出力するリセット手段を有することを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212213A JPH0375851A (ja) | 1989-08-17 | 1989-08-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212213A JPH0375851A (ja) | 1989-08-17 | 1989-08-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0375851A true JPH0375851A (ja) | 1991-03-29 |
Family
ID=16618809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212213A Pending JPH0375851A (ja) | 1989-08-17 | 1989-08-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0375851A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1041743C (zh) * | 1990-05-07 | 1999-01-20 | 纳幕尔杜邦公司 | 导热粘合剂 |
-
1989
- 1989-08-17 JP JP1212213A patent/JPH0375851A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1041743C (zh) * | 1990-05-07 | 1999-01-20 | 纳幕尔杜邦公司 | 导热粘合剂 |
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