JPH0374876A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に適用して有効な技術に関するも
ので、特に、静電ノイズを除去するための静電破壊保護
素子を備える半導体装置に利用して有効な技術に関する
ものである。

［従来の技術］ 入力または出力端子から内部回路へ伝わる静電ノイズを
除去するための静電破壊保護素子が知られている。

この静電破壊保護素子を備える半導体装置の一例を回路
図で示したのが第３図である。

同図において、符号３は入力または出力端子を、Ｂは１
例えばトランジスタＱｌ、Ｑ２、抵抗Ｒ３゜Ｒ４，Ｒ５
により構成される内部回路をそれぞれ示している。前記
入力または出力端子３と内部回路Ｂとの間には第１の抵
抗素子Ｒ１が介装されており、この第１の抵抗素子Ｒ１
の終端には基準電位（この場合には、Ｐ型半導体基板を
用いているのでグランド電位）９にその終端が接続され
る第２の抵抗素子Ｒ２が接続されている。上記入力また
は出力端子３に接続される抵抗素子Ｒ１と、上記基準電
位９に接続される抵抗素子Ｒ２とにより構成される部分
Ａが所謂静電破壊保護素子であり、入力または出力端子
３から静電ノイズパルスが印加されても、この静電ノイ
ズパルスを該静電破壊保護素子Ａによりグランド電位９
側に逃し、内部回路Ｂ側に伝わらないように機能するも
のである。

この静電破壊保護素子Ａの部分を具体的に表したのが第
４図、第５図である。

第５図において、符号１９は、例えばＰ型の半導体基板
を示しており、この半導体基板１９表面にはＮ型の高濃
度の埋込層１８が形成されている。

この埋込層１８上にはＮ型のエピタキシャル層１７が成
長、形成されており、このエピタキシャルＪ’ｌ１７は
、第４図、第５図にそれぞれ示されるように、Ｐ型のア
イソレーション層２により他の領域（島領域）に対して
絶縁分離されている。上記エピタキシャル層１７の表面
には吊り電極用のＮ型の高濃度の拡散層２２、第１、第
２の抵抗素子Ｒ１，Ｒ２を構成するＰ型の高濃度の拡散
層１６゜３２がそれぞれ形成されており、該エピタキシ
ャル層１７上には絶縁膜１が形成されている。上記拡散
層２２上の絶縁膜１には吊り電極用のコンタクトホール
６が、拡散層１６上の絶縁膜１には第１の抵抗素子Ｒ１
の電極取出し用のコンタクトホール４０．３０が、拡散
層３２上の絶縁膜１には第２の抵抗素子Ｒ２の電極取出
し用のコンタクトホール３１，２３がそれぞれ開口され
ている。コンタクトホール６にはコンタクトホール６下
の拡散層２２にコンタクトするエピタキシャル層エフの
電位固定用の吊り電極５０が、コンタクトホール４０，
３０には拡散層１６にコンタクトする第１の抵抗素子Ｒ
１の引出し電極６０．５２が、コンタクトホール３１，
２３には拡散層３２にコンタクトする第２の抵抗素子Ｒ
２の引出し電極５３゜６１がそれぞれ形成されている。

上記吊り電極５Ｏ及び第１の抵抗素子Ｒ１の起端側の引
出し電極６０は金属配線４により入力または出力端子（
パッド）３に接続され、上記第２の抵抗素子Ｒ２の終端
側の引出し電極６１は最低電位たるグランド電位（基準
電位）の金属配１ｊｌＡ９に接続されており、第１の抵
抗素子Ｒ１の終端側の引出し電極５２と第２の抵抗素子
Ｒ２の起端側の引出し電極５３とは金属配線１０により
接続された状態となっている。

そして、上記のような構成の従来型の静電破壊保護素子
においては、第４図、第５図にそれぞれ示されるように
、入力または出力端子３に接続される第１の抵抗素子Ｒ
１の起端側の引出し電極６０のコンタクトホール面積（
コンタクトホール４０の面積）を大きくすることにより
、入力または出力端子３からの静電気パルス（ノイズ）
の侵入時の電界集中を少なくし、電流密度を極力小さく
させるようにして、その静電破壊耐圧を向上させるよう
にしていた。

因に、上記コンタクトホール４０の形状は、ホール径Ｗ
　２　＝　３０〜４０　ｐ　ｍ、面積で１３００μ耐程
度となっており、他のコンタクトホール２３゜３０．３
１のホール径Ｗ１の４〜５倍程度となっている。

［発明が解決しようとする！１題コ ところで、最近においては半導体装置の高集積化が望ま
れており、それに伴いコンタクトホール６．４０，３０
，３１，２３が小さくされ、しかも拡散層２２，１６．
３２が浅くされることから、電界集中が大きくなる傾向
にあるが、このように微細化された半導体装置に対して
は、上記のように入力または出力端子３に接続される第
１の抵抗素子Ｒ１の起端側の引出し電極６０のコンタク
トホール面積（コンタクトホール４０の面積）を大きく
することでは静電破壊に対処できない（防止できない）
ということを本発明者は発見した。

これは、グランド電位に対して入力または出力端子３よ
りプラスの静電パルスが印加された場合には、このパル
スは拡散層２２、エピタキシャル層１７、埋込層１８を
介し、同一島内（領域内）の第２の抵抗素子Ｒ２の拡散
層３２を経て抵抗素子Ｒ２の引出し電極６１からグラン
ド電位（基準電位）９に抜けるようになっており、一方
Ｖｃｃに対して入力または出力端子３よりプラスの静電
パルスが印加された場合には、このパルスは第１の抵抗
素子Ｒ１の拡散層１６、エピタキシャル層１７を介し、
同一島内（領域内）の第２の抵抗素子Ｒ２の拡散層３２
を経て抵抗素子Ｒ２の引出し電極６１からグランド電位
（基準電位）９に抜け、さらにグランド電位とされる半
導体基板１９からエピタキシャルＮ１７へ至るようにな
っており。

何れの場合も通過するのは第２の抵抗素子Ｒ２の終端側
のコンタクトホール２３であるが、上記従来構成の静電
破壊保護素子においては、Ｖｃｃに対して入力または出
力端子３よりプラスの静電パルスが印加された場合の対
策しか施されていないので、グランド電位に対して入力
または出力端子３よりプラスの静電パルスが印加された
場合に第２の抵抗素子Ｒ２の終端側のコンタクトホール
２３において極めて強い電界集中を起こし、破壊に至っ
たものだと考えられる。

ここで、静電破壊防止装置を付加し、上記問題点に対処
することも考えられるが、高集積化に逆行してしまう。

本発明は係る問題点に鑑みなされたものであって、静電
破壊耐圧が向上され、信頼性が向上されると共に、高集
積化も図られる半導体装置を提供することを目的として
いる。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、絶縁分離される領域内に設けられ、入力また
は出力端子に接続される前記領域の電位固定用の吊り電
極と、前記入力または出力端子に起端側が、基準電位に
終端側がそれぞれ接続される回路素子とを備える半導体
装置において、前記終端側の電極のコンタクトホール面
積を大きくしたものである。

［作用］ 上記した手段によれば、終端側の電極のコンタクトホー
ル面積を大きくしたので、入力または出力端子から印加
される静電パルスがどのようなものであっても、この終
端側のコンタクトホールにおいて生じる電界集中が、静
電破壊保護装置を付加したり、チップ面積を大きくする
ことなく回避できるようになるという作用により、静電
破壊耐圧を向上し、信頼性を向上すると共に高集積化も
図るという上記目的が達成されることになる。

［実施例コ 以下５本発明の実施例を図面を参照しながら説明する。

第１図、第２図には本発明に係る半導体装置の実施例が
示されている。

この実施例の半導体装置は、入力または出力端子３から
内部回路Ｂへ伝わる静電ノイズ等を除去するための静電
破壊保護素子Ａを備える半導体装置であって、この実施
例の半導体装置にあっては。

その終端が基準電位たる最低電位（グランド電位）９に
接続される回路素子たる第２の抵抗素子Ｒ２の該終端の
電極５４のコンタクトホール８の面積が従来技術と違い
大きくされている。

この静電破壊保護素子Ａの部分を第１図、第２図を参照
にしてさらに具体的に説明する。

第２図において、符号１９は、例えばＰ型の半導体基板
を示しており、この半導体基板１９表面にはＮ型の高濃
度の埋込層１８が形成されている。

この埋込層１８上にはＮ型のエピタキシャル層１７が成
長、形成されており、このエピタキシャル層１７は、第
１図、第２図にそれぞれ示されるように、Ｐ型のアイソ
レーション層２により他の領域（島領域）に対して絶縁
分離されている。上記エピタキシャル層１７の表面には
吊り電極用のＮ型の高濃度の拡散層２２、第１、第２の
抵抗素子Ｒ１，Ｒ２を構成するＰ型の高濃度の拡散層１
６゜３２がそれぞれ形成されており、該エピタキシャル
／１１７上には絶、ｓｇｉが形成されている。上記拡散
層２２上の絶縁膜１には吊り電極用のコンタクトホール
６が、拡散層工６上の絶縁膜１には第１の抵抗素子Ｒ１
の電極取出し用のコンタクトホール１５，３０が、拡散
層３２上の絶縁膜１には第２の抵抗素子Ｒ２の電極取出
し用のコンタクトホール３１，８がそれぞれ開口されて
いる。

ここで、本実施例においては、上記回路素子たる第２の
抵抗素子Ｒ２の終端のコンタクトホール８のホール径Ｗ
２が３０〜４０μｍと従来技術のそれに比べて４〜５倍
に大きくされており、従来技術において大きくされてい
た入力または出力端子３に接続される第１の抵抗素子Ｒ
１の起端のコンタクトホール１５のホール径Ｗ１は他の
コンタクトホール３０，３１のそれと略同程度に小さく
されている。

すなわち、本実施例においては、グランド電位に対して
入力または出力端子３よりプラスの静電パルスが印加さ
れた場合、またＶｃｃに対して入力または出力端子３よ
りプラスの静電パルスが印加された場合の何れにおいて
も通過することになる第２の抵抗素子Ｒ２の終端のコン
タクトホール８のホール径Ｗ２が大きくされており、該
部位において起こる畏れのある電界集中の回避がなされ
るようになっている。

コンタクトホール６にはコンタクトホール６下の拡散層
２２にコンタクトするエピタキシャル層１７の電位固定
用の吊り電極５０が、コンタクトホール１５，３０には
拡散層１６にコンタクトする第１の抵抗素子Ｒ１の引出
し電極５１．５２が。

コンタクトホール３１，８には拡散層３２にコンタクト
する第２の抵抗素子Ｒ２の引出し電極５３゜５４がそれ
ぞれ形成されている。上記吊り電極５０及び第１の抵抗
素子Ｒ１の起端側の引出し電極５１は金属配線４により
入力または出力端子（パッド）３に接続され、上記第２
の抵抗素子Ｒ２の終端側の引出し電極５４は最低電位た
るグランド電位（基準電位）の金属配線９に接続されて
おり、第１の抵抗素子Ｒ１の終端側の引出し電極５２と
第２の抵抗素子Ｒ２の起端側の引出し電極５３とは金属
配線ｌＯにより接続された状態となっている。

このように構成される静電破壊保護素子を備える半導体
装置によれば次のような効果を得ることができる。

すなわち、絶縁分離される領域（本実施例においてはエ
ピタキシャル層）１７内に設けられ、入力または出力端
子３に接続される前記領域の電位固定用の吊り電極５０
と、前記入力または出力端子３と内部回路Ｂとの間に介
装される第１の回路素子たる抵抗素子Ｒ１と、この第１
の抵抗素子Ｒ１の終端に接続されると共にその終端が基
準電位たる最低電位９に接続される第２の回路素子たる
抵抗素子Ｒ２とを備える半導体装置において、前記第２
の抵抗素子Ｒ２の終端の電極５４のコンタクトホール８
の面積を大きくするようにしたので。

入力または出力端子３から印加される静電パルスがどの
ようなものであっても、この終端側のコンタクトホール
８において生じる電界集中が、静電破壊保護装置を付加
したり、チップ面積を大きくすることなく回避できるよ
うになるという作用により、静電破壊耐圧が向上され、
信頼性の向上及び高集積化が図られるようになる。

また、本実施例においては、入力または出力端子３に接
続される電位固定用の吊り電極５０と、基準電位９に接
続される回路素子Ｒ２の終端の引出し電極５４とをイン
ピーダンスを持たすようかなり離間配置しているので、
この終端側のコンタクトホール８において生じる電界集
中をさらに回避できるようになっている。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例おいては、抵抗素子を２個備える半
導体装置に対する適用例が述べられているが、該抵抗素
子は２個に限られるものではなく１個等でも良く、また
回路素子も抵抗素子に限られるものではなく、バイポー
ラトランジスタ、ＭＯＳトランジスタ等の能動素子や容
量等の受動素子であっても良い。

また、上記実施例おいては、半導体基板１９をＰ型とし
た場合の適用例が述べられているが、本発明は該半導体
基板１９をＮ型とした場合にも同様に適用可能であり、
その場合には、回路素子の終端側の電極５４が接続され
る基準電位９が最高電位となるというのはいうまでもな
い。

なお、上記実施例においては、基準電位９に接続される
終端側の電極５４のコンタクトホール８の面積のみを大
きくするようにしているが、入力または出力端子３に接
続される起端側の電極５１のコンタクトホール１５の面
積も大きくし、さらに静電破壊を防止することも可能で
ある。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、絶縁分離される領域内に設けられ、入力また
は出力端子に接続される前記領域の電位固定用の吊り電
極と、前記入力または出力端子に起端側が、基準電位に
終端側がそれぞれ接続される回路素子とを備える半導体
装置において、前記終端側の電極のコンタクトホール面
積を大きくするようにしたので、入力または出力端子か
ら印加される静電パルスがどのようなものであっても、
この終端側のコンタクトホールにおいて生じる電界集中
が、静電破壊保護装置を付加したり、チップ面積を大き
くすることなく回避できるようになる。その結果、静電
破壊耐圧が向上され、信頼性が向上されるようになると
共に高集積化も図られるようになる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の実施例の要部のレイ
アウト図、 第２図は本発明に係る半導体装置の実施例の要部の縦断
面図、 第３図は静電破壊保護素子を備える半導体装置の一般的
な回路図。 第４図は従来技術に係る半導体装置の要部のレイアウト
図、 第５図は従来技術に係る半導体装置の要部の縦断面図で
ある。 ２°゛°°アイソレ一シヨン層、３・・・・入力または
出力端子、８・・・・終端側の電極のコンタクトホール
、９・・・・基準電位、１７・・・・絶縁分離される領
域（エピタキシャル層）、５ｏ・・・・電位固定用の吊
り電極、５１・・・・回路素子（抵抗素子）の起端側電
極、５４・・・・回路素子（抵抗素子）の終端側電極、
Ｒ１，Ｒ２・・・・回路素子（抵抗素子）、Ｗ２・・・
・終端側の電極のコンタクトホール径６ 第　　３　図 第４図

Claims (1)

1. 【特許請求の範囲】 １、絶縁分離される領域内に設けられ、入力または出力
   端子に接続される前記領域の電位固定用の吊り電極と、
   前記入力または出力端子に起端側が、基準電位に終端側
   がそれぞれ接続される回路素子とを備える半導体装置に
   おいて、前記終端側の電極のコンタクトホール面積を大
   きくしたことを特徴とする半導体装置。 ２、絶縁分離される領域内に設けられ、入力または出力
   端子に接続される前記領域の電位固定用の吊り電極と、
   前記入力または出力端子と内部回路との間に介装される
   第１の回路素子と、この第１の回路素子の終端に接続さ
   れると共にその終端が基準電位に接続される第２の回路
   素子とを備える半導体装置において、前記第２の回路素
   子の終端の電極のコンタクトホール面積を大きくしたこ
   とを特徴とする半導体装置。 ３、前記回路素子は抵抗であることを特徴とする特許請
   求の範囲第１項または第２項記載の半導体装置。