JPH036838A - 電荷転送素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、二次元イメージセンサなどに適用して好適
な電荷転送素子、特に３相以上の多相駆動方式を採用し
た電荷転送素子に関する。

［従来の技術］ 二次元イメージセンサとして使用されるチャージ・カッ
プルド・デイバイス（ＣＣＤ）などの電荷転送素子（Ｃ
ＴＤ）の転送方式としては、相内に電荷転送の方向付け
を持たず、１相当たり１電極で構成される３相以上の多
相駆動方式と、相内に電荷転送の方向付けを持ち、１相
当たり２電極で構成される２相駆動力式に大別、きれる
。

多相駆動方式の１例として４相駆動力式の例を第４図に
示す。ここでは、埋込みチャネル構造を採るＣＣＤの場
合を例示するが、ＣＴＤの種類およびチャネル構造はこ
れに限定されるものではない。

同図Ａは転送方向に沿った断面図であり、同図Ｂは同図
Ａに対応したポテンシャル分布図である。

第４図Ａにおいて、■は半導体基板、２ば埋込みチャネ
ル層、３はゲート絶縁膜、４は１層目の転送電極、５は
２層目の転送電極である。

２相駆動力式の例を第５図に示す。同図Ａは転送方向に
沿った断面図であり、同図Ｂは同図Ａに対応したポテン
シャル分布図である。

第５図Ａにおいて、１は半導体基板、２は埋込みチャネ
ル層、３ばゲート絶縁膜、４は１層目の転送電極、５は
２層目の転送電極、１２は転送の方向付けのため１層回
転送電極４をマスクとして注入された不純物層である。

［発明か解決しようとする課題］ さて、このようなＣＣＤにおける多相駆動方式のうち、
４相駆動方式では、第４図Ａに示すように、信号蓄積面
積がビット長の５０％以上となり、かつ有効ポテンシャ
ル差がクロック振幅Ｖｃ分だけ取れるため、最大転送電
荷量が多く取れる利点がある。しかしながら、第４図Ｂ
に示すように、転送サイクルの最終時点ではフリンジ電
界がほとんど働かず、転送に時間を要す上に、一部電荷
の逆流の可能性もあり、高速駆動時の転送劣化が大きい
欠点がある。

これに対して、２相駆動方式では、第５図Ｂに示すよう
に、ｖｂなるポテンシャル差によって電荷転送の方向付
けがなされているため、転送の最終時点においても、フ
リンジ電界効果が作用し、電荷逆流も防止されて、高速
駆動時の転送効率が高いという利点を有する。

しかしながら、第５図Ａより明らかなように、信号蓄積
が１ビツト４電極構成のうち１電極のみと小ざくなる。

また、有効ポテンシャル差がｖｂなるポテンシャル段差
成分で定められ、ポテンシャル差ｖｂはＶＣより必然的
に小ざくなるから、最大転送電荷量が小ざいという欠点
がある。

そこで、この発明ではこのような点を改良したもので、
２相駆動方式の利点と、多相駆動方式の利点を兼ね備え
た電荷転送素子を提案するものである。

［課題を解決するための手段］ 上述した課題を解決するため、この発明においては、半
導体基体表面上に１層目の転送電極と２層目の転送電極
とが交互に被着形成され、１転送電極当たり１相とした
３相以上の多相駆動方式を採る電荷転送方式において、 上記各転送電極下の半導体基体内には、信号電荷の転送
方向に対してポテンシャル段差を付けるための不純物が
注入されてなることを特徴とするものである。

［作　用］ このように構成することにより、多相駆動方式における
相内単一電極下においても、電荷方向付けが与λられる
ため、転送サイクル内の最終段階においてもフリンジ電
界が働き、電荷の逆流も防止される。従って、高速駆動
時の転送効率が大幅に高められる。

ざらに、電荷転送の方向付けのためのポテンシャル段差
はクロック振幅に比べ小ざくて十分であるから、多相駆
動方式の本来の特徴である最大転送電荷量が多く取れる
利点を保つことが可能となる。

し実　施　例］ 以下、この発明を上述したＣＣＤに適用した場合につい
て、第１図以下を参照して詳細に説明する。

なお、以下では説明を容易にするため、全て埋込みチャ
ネルＣＯＤで、信号電荷は電子の場合を例示する。

第１図は、この発明を４相駆動方式に適用した場合の例
であり、第２図は第１図における転送りロックφ１〜φ
４の駆動タイミング図である。なお、第１図Ａは転送方
向に沿った断面図、同図Ｂ、Ｃは同図Ａについてのポテ
ンシャル分布を第２図ｔ＝し１及びｔ＝ｔ２の２ステッ
プ分だけ示した図である。

第１図Ａにおいて、Ｐ型半導体基板１の表面領域でＣＣ
Ｄ転送チャネル全域に亘って、Ｎ型半導体層が形成され
て、埋込みチャネル層２が形成される。半導体基板表面
上は、５ｉ０２等の薄い絶縁膜３を介して１層回転送電
極４と２層回転送電極５とが転送方向に向かって交互に
被着形成され、１層回転送電極４には第２図Ａ、Ｃに示
すクロックφ１及びφ３が、２層回転送電極５には第２
図Ｂ。

Ｄに示すクロックφ２及びφ４が印加される。

電荷転送の方向付けは以下のような構成によって行なわ
れる。まず、半導体基板表面のうち１層目転送電極４下
片側から２層回転送電極５下全域にわたり、第１の不純
物（本例ではＮ形の不純物）が注入されて、第１の領域
６が形成され、２層回転送電極５下片側領域には第２の
不純物（本例では、Ｐ形の不純物）が注入されて第２の
領域７が形成される。

以上のように構成したときのポテンシャル分布を次に説
明する。第１の領域６によって１層回転送電極４下に電
荷転送の方向付けのためのポテンシャル分布段差がＶａ
が形成され、第２の領域７によって２層回転送電極５下
に電荷転送の方向付けのためのポテンシャル段差Ｖｄが
形成される。

第１、第２の各不純物によるポテンシャルシフト量Ｖａ
、−Ｖｄが互いに打消し合う方向で一致する程度に各不
純物の注入量が設定されれば、１層目と２層回転送電極
４，５間でポテンシャル段差を一致させることかできる
。その結果、第２図に示すように、転送パルスφ１．φ
２．φ３．φ４は同一電圧条件で駆動が可能となる。

第１図Ｂ、Ｃに示すようなポテンシャル分布においては
、各転送１ｔｉ４，５にＶａ＝Ｖｄなるポテンシャル段
差が形成されているから、ある転送電極（第１図Ｂの場
合、左端より２番目の転送電極５）の電位（転送りロッ
クφ２の電位）が高いレベルから低レベルとなるように
制御されると、そのときのポテンシャルは第１図Ｃのよ
うになって、転送電極５下に蓄積していた信号電荷は右
側の転送電極４下に転送される。

このポテンシャル関係は、電荷転送の最終段階において
も変わらないから、電荷転送の最終段階においてもなお
フリンジ電界が存在する。そして、また電荷逆流を阻止
するＶａなるポテンシャルバリヤが常に存在している。

その結果、転送期間を短かくしても転送劣化を生じるこ
とが少なく、従来構造に比べ大幅に転送速度を高めるこ
とが可能になる。

第３図はこの発明に係るＣＣＤの製造方法の一例を示す
工程図であって、Ｐ型半導体基体１の表面領域にＮ型不
純物を注入して埋込みチャネル層２が形成される（第３
図Ａ）。

次いで、半導体基体１の表面全域に５ｉ０２などを使用
して薄いゲート絶縁膜３が形成されると共に、その上面
に１層目の転送電極４が、ざらにその上面に電極４に対
するエツチングの選択比が十分数れる膜８がそれぞれ被
着形成される（第３図Ｂ）。

転送電極４としてポリシリコンが使用され、これが後述
するように反応性イオンエツチングによってエツチング
処理される場合には、膜８としては一例として上述した
５ｉ０２が使用される。

膜８の上面にはざらに選択的にレジスト膜９が被着形成
され（第３図Ｂ）、このレジストｌｌＲ９を使用して膜
８が選択的にエツチング処理され、その後、パターン化
されたこの膜８及びレジスト膜９を使用して半導体基体
１の表面側に、転送電極４及びゲート絶縁膜３を貫いて
、高エネルギーでＮ型不純物がドープされて第１の領域
（Ｎ型不純物領域）６が形成される（第３図Ｃ）。

例えば、転送電極４が上述したようにポリシリコンで形
成され、その厚ざが５ｏｏｏオングストロ一ム程度の場
合、Ｎ型不純物゛の注入エネルギーはほぼ５００ＫｅＶ
程度でよい。

第１の領域６を形成した後は、レジスト膜９が除去され
、その後ざらに所定パターンのレジスト膜１１が被着形
成される（第３図Ｄ）。レジスト膜１１は図のように、
その一端が膜８上にかかり、他端が膜８と８との間隙の
ほぼ中央付近にくるようにパターン化される。そして、
このレジスト膜１１及び膜８をマスクとして転送電極４
がイオンエツチングされてパターン化される（第３図Ｄ
）。

このようなバターニングによって、第１の領域６の一端
が転送電極４の一端とその境を接し、他端が隣接する転
送電極４の中央領域まで延びた状態に形成できる。

次に、レジスト膜１１を除去して新たなレジスト膜１２
が所定のパターンをもって被着形成される（第３図Ｅ）
。このレジスト膜１２ば、その−端が転送電極４にかか
り、他端が転送電極４と４の対向間隙の中間となるよう
にバターニングされる。

その後、このレジスト膜１２をマスクとしてＰ形不純物
が注入されて第２の領域７が形成される（第３図Ｆ）。

不純物の注入が終了すると、膜８及びレジスト腺１２か
夫々除去され、その後薄いゲート絶縁膜（Ｓｉ０２層）
を介して２層目の転送電極５が被着されてパターニング
される（第３図Ｇ）。

この第２の転送電極５を被着形成して、目的のＣＣＤの
製造工程が完了する。

ここで、第１及び第２の不純物の注入領域は、その一端
が１相目、２柑目の各転送電極の境界と自動的に一致す
るように形成されるから、電荷転送不良を発生させるよ
うなポテンシャルのバリヤないしデイツプは生じない。

そのため、加工精度は電荷転送効率の面からは特に要求
されるものではない。

また、第１及び第２の不純物の注入領域の他端は各転送
電極で終了しているから、加工精度は最大電荷量に若干
影響する程度である。

なお、以上の説明においては、４層駆動の場合を例に取
ったか、この発明はこれに限定されることはなく、１層
当たり１電極で電極が２層からなる構造であれば、３層
以上の任意の多相駆動方式に適用可能である。また、不
純物の極性が上述とは逆の場合についても、注入領域を
若干変更すれば、この発明を適用でとる。

転送チャネルの形式も埋込みチャネル形に限らず、表面
チャネル形でもよい。適用でとる電荷転送素子もＣＣＤ
に限らない。

［発明の効果］ 以上説明したように、この発明の構成によれば、多相駆
動方式を採用する場合、電荷転送方向の方向付けを行な
う手段を半導体基体内に設けたものである。

これによれば、多相駆動方式の本来の特徴を生かしつつ
、高速駆動時の転送効率が高く、取り扱うことのできる
最大転送電荷量を多くとれる持（軟を有する。

従って、この発明に係る電荷転送素子は二次元のイメー
ジセンサなどに適用して極めて好適である。

【図面の簡単な説明】

第１面はこの発明に係る電荷転送素子の一例を示す構成
図及びそのポテンシャル分布図、第２図はこれに使用さ
れる転送りロックの波形図、第３図は電荷転送素子の製
造工程図、第４図は多相駆動方式の説明図、第５図は２
相駆動方式の説明図である。 ・半導体基体 ・埋込みチャネル層 ・ゲート絶縁膜 ・転送電極 ・第１の領域 ・第２の領域 第１図

Claims (1)

【特許請求の範囲】
1. （１）半導体基体表面上に１層目の転送電極と２層目の
   転送電極とが交互に被着形成され、１転送電極当たり１
   相とした３相以上の多相駆動方式を採る電荷転送方式に
   おいて、 上記各転送電極下の半導体基体内には、信号電荷の転送
   方向に対してポテンシャル段差を付けるための不純物が
   注入されてなることを特徴とする電荷転送素子。