JPH09186313A - 電荷結合素子及びその製造方法 - Google Patents

電荷結合素子及びその製造方法

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JPH09186313A
JPH09186313A JP8350573A JP35057396A JPH09186313A JP H09186313 A JPH09186313 A JP H09186313A JP 8350573 A JP8350573 A JP 8350573A JP 35057396 A JP35057396 A JP 35057396A JP H09186313 A JPH09186313 A JP H09186313A
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potential barrier
barrier region
coupled device
forming
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Chogen Nan
南丁鉉
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Abstract

(57)【要約】 【課題】電位障壁領域をゲート電極に整合させて形成し
つつ単位伝送群が占める面積を縮小する。 【解決手段】第１ゲート電極と、第１ゲート電極の一端
とその一端が部分的に重畳される第２ゲート電極と、第
１ゲート電極の他端とその一端が部分的に重畳され、第
２ゲート電極の他端とその他端が部分的に重畳される第
３ゲート電極とから構成される伝送電極部と、第１、第
２及び第３ゲート電極の下部の半導体基板に位置し、第
２ゲート電極下部の半導体基板に部分的に形成された第
１電位障壁領域と前記第３ゲート電極下部の半導体基板
に形成された第２電位障壁領域とを有する電荷伝送部
と、第１ゲート電極と第３ゲート電極とに連結されてい
る第１クロック端と第２ゲート電極に連結されている第
２クロック端とから構成されるクロック部とを具備する
ことにより、整合誤差に起因する不要な局所電位あるい
は局所電位ウェルの生成を防止でき、結果として電荷伝
送効率が改善される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に係り、特に電荷の移動を可能にする電荷結
合素子及びその製造方法に関する。
【０００２】
【従来の技術】電荷結合素子(Charge Coupled Device：
以下、CCDという)は、電荷伝送素子(Charge Transfer D
evice)の一つであり、電荷がゲート電極に加えられるク
ロックパルスにより定められた経路を通って伝送される
動的素子である。電荷結合素子はゲート電極が直列に配
置されたMOS(Metal Oxide Semiconductor)トランジスタ
から構成される。
【０００３】電荷が所定の経路を通って伝送される特性
を有するCCDは、そのCCDに対して並列に配列されたフォ
トダイオード群と結合して光信号を感知するイメージ素
子として幅広く用いられている。また、電荷の蓄積及び
移動可能な特性を活かしてアナログあるいはディジタル
信号処理分野においても幅広く用いられている。
【０００４】1969年、ベル(Bell)とスミス(Smith)によ
り提案された最初のCCDの構造は、半導体基板上にMOSキ
ャパシタを構成する絶縁膜とゲート電極とを配列してな
る。このような単純で水平的なゲート電極の配列はゲー
ト電極下部の電位ウェルの形状を調節し難いという短所
があった。従って、ゲート電極とゲート電極の間を絶縁
させて部分的に重畳させる構造が提案されており、現在
一番広く知れている構造は、ゲート絶縁膜を介して半導
体基板上に形成された複数のゲート電極と、そのゲート
電極の下部に形成された電荷伝送領域とから構成される
ものである。
【０００５】CCDは、その駆動方法に応じて、擬似２相C
CD、３相CCD、４相CCDに分けられるが、各駆動方法に適
するようにCCDの構造的な形態も変わるようになる。特
に、擬似２相CCDの場合、他の形態に比べて電荷伝送容
量の点で劣るが駆動クロックが単純なため、高速動作を
要するCCD型イメージ素子の水平電荷伝送素子として多
用されている。
【０００６】図１は、従来の電荷結合素子を説明するた
めの断面図である。
【０００７】従来の一方法による電荷結合素子は、一定
の間隔で離隔されて形成された第１ゲート電極16と、第
１ゲート電極16の間に形成された第２ゲート電極18と、
第２ゲート電極18の下部の半導体基板に形成された電位
障壁領域14とから構成されている。第１クロック端φ1
は、一つの単位伝送群をなす第１ゲート電極及び第２ゲ
ート電極に連結されており、第２クロック端φ2は、も
う一つの単位伝送群をなす第１ゲート電極及び第２ゲー
ト電極に連結されている。
【０００８】電位障壁領域14は、第１ゲート電極16をイ
オン注入に対するマスクとして用いて形成されるため、
第１ゲート電極16に整合されている。また、電位障壁領
域14は、電荷が伝送される方向に電位ウェルを形成す
る。
【０００９】第１クロック端φ1と第２クロック端φ2に
は、位相が異なるクロック信号が印加される。
【００１０】図１において、符号10は半導体基板を、12
は埋没チャンネル型電荷結合素子のための埋没チャンネ
ルを、20は層間絶縁膜を示す。
【００１１】図２は、図１の電荷結合素子における電荷
の移動を説明するための電位分布図である。
【００１２】図２において、左側の電位ウェルに格納さ
れていた電荷は、第１及び第２クロック端φ1,φ2に加
えられるクロックパルスに応じて右側の電位ウェルに移
動される。図２において、矢印は電荷の移動方向を示
す。
【００１３】前述した図１の擬似２相CCDによると、１
つのクロックパルスが２つのゲート電極に印加されるた
め、電荷伝送群の長さを縮めるには限界がある。即ち、
写真工程における解像度が制限されるため、単位ゲート
電極の長さを縮めるには限界がある。
【００１４】CCD型イメージ素子における水平電荷伝送
素子のように、単位長さに可能な限り多数の伝送群を要
する場合、前記のような制限が深刻な問題になる。この
問題を解決すために、図３のように電位障壁領域を各ゲ
ート電極の半分に当たる領域に形成して１つのゲート電
極を単位伝送群として用いる方法が提案された。
【００１５】図３は、従来の他の電荷結合素子を説明す
るための断面図である。
【００１６】図３の電荷結合素子は、第１及び第２ゲー
ト電極16,18が図２の電荷結合素子と同様に配列されて
いる点では一致するが、図２の電荷結合素子とは異な
り、第１及び第２ゲート電極16,18の各下部に電位障壁
領域15が形成されている。また、各クロック端φ1,φ2
は、それぞれ１つのゲート電極に接続されている。
【００１７】従って、前述した図３の電荷結合素子によ
ると、電荷結合素子のために供される領域の大きさは、
図１の電荷結合素子に比べて少なくとも半分程度に縮め
られ得る。即ち、CCD型イメージ素子における水平電荷
伝送素子のために供される領域の大きさが同一な場合、
図１の場合に比べて約２倍の伝送群を確保することがで
きる。
【００１８】一方、図３の電荷結合素子の場合、電位障
壁領域15を形成するためには、所定の写真工程を用いて
イオン注入マスクを形成した後に、これをマスクとして
不純物イオンを注入する必要がある。このような場合、
各電位障壁領域15を各ゲート電極16,18に整合させて形
成することができず、ゲート電極の境界部で電位障壁領
域とゲート電極の整合誤差により不要な局所電位障壁あ
るいは局所電位ウェルが形成される可能性があり、これ
により電荷伝送効率が低下される問題点が発生する。
【００１９】
【発明が解決しょうとする課題】本発明は、前記のよう
な問題点を解決するためになされたものであり、電位障
壁領域をゲート電極に整合させて形成しつつ、単位伝送
群が占める面積を縮小した電荷結合素子及びその製造方
法を提供することを目的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するため
に本発明による電荷結合素子は、第１ゲート電極と、前
記第１ゲート電極の一端とその一端が部分的に重畳され
る第２ゲート電極と、前記第１ゲート電極の他端とその
一端が部分的に重畳され、前記第２ゲート電極の他端と
その他端が部分的に重畳される第３ゲート電極とを含む
伝送電極部と、前記第１、第２及び第３ゲート電極下部
の半導体基板に位置し、前記第２ゲート電極下部の半導
体基板に部分的に形成された第１電位障壁領域と前記第
３ゲート電極下部の半導体基板に形成された第２電位障
壁領域とを含む電荷伝送部と、前記第１ゲート電極と第
３ゲート電極とに連結された第１クロック端と前記第２
ゲート電極に連結された第２クロック端とを含むクロッ
ク部とを具備することを特徴とする。
【００２１】本発明に係る電荷結合素子において、前記
第２ゲート電極は、第１ゲート電極と第３ゲート電極の
長さを合わせたものと同一の長さを有することが望まし
い。
【００２２】本発明に係る電荷結合素子において、前記
第１電位障壁領域は、前記第２電位障壁領域と同一の大
きさを有することが望ましい。
【００２３】本発明に係る電荷結合素子において、前記
第１電位障壁領域の一端は前記第１ゲート電極に整合さ
れ、前記第２電位障壁領域は第１及び第２ゲート電極に
整合されて形成されることが望ましい。
【００２４】前記目的を達成するための本発明に係る電
荷結合素子の製造方法は、半導体基板の全面にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜が形成されて
いる結果物の基板上に第１ゲート電極を形成する工程
と、前記第１ゲート電極の表面を第１絶縁膜によりコー
ティングする工程と、前記第１絶縁膜がコーティングさ
れた結果物の上に前記第１ゲート電極の一部及び第２ゲ
ート電極を形成する領域の一部を露出させる感光膜パタ
ーンを形成する工程と、前記感光膜パターンをイオン注
入マスクとして不純物イオンを注入することにより第１
電位障壁領域を形成する工程と、前記第２ゲート電極を
形成する領域上に、その一端が前記第１ゲート電極の一
端と重畳されるように第２ゲート電極を形成する工程
と、前記第２ゲート電極の表面を第２絶縁膜によりコー
ティングする工程と、前記第１及び第２ゲート電極をイ
オン注入マスクとして不純物イオンを注入することによ
り第３ゲート電極を形成する領域の半導体基板に第２電
位障壁領域を形成する工程と、前記第３ゲート電極を形
成する領域上に、前記第２ゲート電極の他端とその一端
が部分的に重畳され、第１ゲート電極の他端とその他端
が部分的に重畳される第３ゲート電極を形成する工程
と、前記第１ゲート電極及び第３ゲート電極を第１クロ
ック端に連結し、前記第３ゲート電極を第２クロック端
に連結する工程とを具備することを特徴とする。
【００２５】本発明に係る電荷結合素子の製造方法にお
いて、前記第２ゲート電極は、前記第１ゲート電極と前
記第３ゲート電極の長さを合わせたものと同一の長さと
することが望ましい。
【００２６】本発明に係る電荷結合素子の製造方法にお
いて、前記第１電位障壁領域と前記第２電位障壁領域
は、同一の大きさとすることが望ましい。
【００２７】本発明に係る電荷結合素子の製造方法にお
いて、前記第２電位障壁領域は、前記第１電位障壁領域
を構成する不純物イオンと同一の種類及び濃度で形成す
ることが望ましい。
【００２８】本発明に係る電荷結合素子の製造方法にお
いて、前記ゲート絶縁膜を形成する前に、前記半導体基
板表面の付近に埋没チャンネル層を形成する工程を更に
含むことが望ましい。
【００２９】本発明に係る電荷伝送素子及びその製造方
法によると、単位伝送端が占める面積を縮小すると共に
電位障壁領域をゲート電極に整合させることができる。
【００３０】
【発明の実施の形態】以下、本発明を添付図面に基づき
更に詳細に説明する。
【００３１】図４は、本発明に係る製造方法により製造
された電荷結合素子を示す断面図である。本発明に係る
電荷結合素子は、伝送電極部、電荷伝送部、クロック部
とを含む。各部の詳細は以下の通りである。
【００３２】伝送電極部は、第１ゲート電極36と、第１
ゲート電極36の一端とその一端が部分的に重畳された第
２ゲート電極46と、第１ゲート電極36の他端とその一端
が部分的に重畳され、第２ゲート電極46の他端とその他
端が部分的に重畳された第３ゲート電極54とを含む。
【００３３】電荷伝送部は、第２ゲート電極46の下部の
半導体基板に部分的に形成された第１電位障壁領域44
と、第３ゲート電極54の下部の半導体基板に形成された
第２電位障壁領域52とを含む。
【００３４】クロック部は、第１ゲート電極36と第３ゲ
ート電極54とに連結されてた第１クロック端φ1と、第
２ゲート電極46に連結された第２クロック端φ2とを含
む。
【００３５】第２ゲート電極46は、第１ゲート電極36と
第３ゲート電極54の長さを合わせたものと同一の長さで
形成されており、第１電位障壁領域44と第２電位障壁領
域52は、同一の形状及び大きさで形成されている。
【００３６】また、第１電位障壁領域44の一端は第１ゲ
ート電極36に整合され、第２電位障壁領域52は第１及び
第２ゲート電極36,46に整合されて形成されている。
【００３７】第１及び第２電位障壁領域44,52は、電荷
が伝送される方向に電位ウェルを形成し、第１クロック
端φ1と第２クロック端φ2には、位相が異なるクロック
信号が印加される。本発明に係る電荷結合素子による
と、電位障壁領域がゲート電極に整合されて形成されて
いるため、整合誤差により不要な局所電位障壁あるいは
局所電位ウェルが形成されることに起因する電荷伝送効
率の低下を防止することができる。
【００３８】なお、図４に関して未説明の図面符号につ
いては図５Ａ乃至図５Ｇを参照しながら説明する。
【００３９】図５Ａ乃至図５Ｇは、本発明に係る電荷結
合素子の製造方法を説明するための断面図である。
【００４０】まず、図５Ａは、半導体基板30に埋没チャ
ンネル層32を形成する工程を説明するための図である。
この工程において、第１導電型（例えば、P型）の半導
体基板30の全面に第２導電型（例えば、N型）の不純物
イオンを注入することにより埋没チャンネル層32が形成
される。
【００４１】埋没チャンネル層32は、電荷移動の通路と
して形成される。図５Ａのように半導体基板30の表面付
近に埋没チャンネル層32が形成されている電荷結合素子
を埋没チャンネル型CCD(Buried CCD：BCCD)といい、前
記のような埋没チャンネル層が形成されていないタイプ
の電荷結合素子を表面チャンネル型CCD(Surface CCD：S
CCD)という。
【００４２】この実施の形態では、埋没チャンネル層32
を形成した場合の一例を示しているが、埋没チャンネル
層32を形成しなくても本発明の効果を奏する。
【００４３】図５Ｂは、第１ゲート電極36を形成する工
程を説明するための図である。この工程は、埋没チャン
ネル層32の形成されている基板30の全面に対して、例え
ば二酸化シリコンを成長させることにより、ゲート絶縁
膜34を形成する第１工程、ゲート絶縁膜34の全面に対し
て、例えば多結晶シリコンのような第１導電物質層(図
示せず、後の工程により第１ゲート電極36になる)を形
成する第２工程、前記第１導電物質層を写真蝕刻するこ
とにより所定間隔で離隔された第１ゲート電極36を形成
する第３工程の順に進行する。
【００４４】図５Ｃは、第１ゲート絶縁膜38を形成する
工程を説明するための図である。この工程においては、
第１ゲート電極36の表面を酸素雰囲気下に露出させるこ
とにより二酸化シリコンからなる第１絶縁膜38を形成す
る。この際、第１絶縁膜38は第１ゲート電極36を完全に
覆うように形成される。
【００４５】図５Ｄは、第１電位障壁領域44を形成する
工程を説明するための図である。この工程は、第１絶縁
膜38が形成された半導体基板30の全面に感光膜を塗布
し、パターンの露光・現像を行うことによって、第１ゲ
ート36の一部及び第２ゲート電極が形成される領域の一
部を露出させる感光膜パターン40を形成する第１工程、
感光膜パターン40をイオン注入マスクとして不純物イオ
ン42を注入することにより第２ゲート電極が形成される
領域の一部に第１電位障壁領域44を形成する第２工程の
順に進行する。
【００４６】この工程において、感光膜パターン40は、
第１ゲート電極36の右側の部分と第２ゲート電極の形成
される領域の左側の部分とが露出されるように形成され
る。従って、第１電位障壁領域44の左端は第１ゲート電
極36に整合するように、右端は感光膜パターン40に整合
するように形成される。
【００４７】なお、埋没チャンネル層32がN型である場
合は、不純物イオン42の導電型はP型とされる。
【００４８】図５Ｅは、第２ゲート電極46を形成する工
程を説明するための図である。この工程は、感光膜パタ
ーン40を取り除く第１工程、第１電位障壁領域44が形成
された半導体基板30の全面に対して、例えば多結晶シリ
コンのような第２導電物質層(図示せず、後の工程によ
り第２ゲート電極46になる)を形成する第２工程と、前
記第２導電物質層をパタニングすることにより第２ゲー
ト電極の形成領域に第２ゲート電極46を形成する第３工
程、第２ゲート電極46の表面に第２絶縁膜48を形成する
第４工程の順に進行する。
【００４９】第２ゲート電極46の左側の部分は、第１ゲ
ート電極36の一端と部分的に重畳されて形成され、右側
の部分は、第３ゲート電極が形成される領域と隣接した
位置に配置されるように形成される。
【００５０】第２絶縁膜48は、第１絶縁膜38を形成する
工程と同様な工程を施すことにより形成される。
【００５１】図５Ｆは、第２電位障壁領域52を形成する
工程を説明するための図である。この工程においては、
第１及び第２ゲート電極36,46の形成されている半導体
基板30の全面に対して、例えばP型の不純物イオン50を
注入することにより、第３ゲート電極が形成される領域
の半導体基板に第２電位障壁領域52を形成する。
【００５２】この際、第２電位障壁領域52は、第１電位
障壁領域44と同一の形状及び大きさで形成し、第１電位
障壁領域44に注入された不純物イオンの濃度と同一の不
純物イオンの濃度にする必要がある。
【００５３】また、第２電位障壁領域52の右端は、第１
ゲート電極36の左端に整合するように、左端は第２ゲー
ト電極46の右端に整合するように形成される。
【００５４】図５Ｇは、第３ゲート電極54を形成する工
程を説明するための図である。この工程は、第２電位障
壁領域52が形成された半導体基板の全面に対して、例え
ば多結晶シリコンのような導電物質を蒸着することによ
り第３導電物質層(図示せず、後の工程により第３ゲー
ト電極54になる)を形成する第１工程、前記第３導電物
質層をパタニングすることにより第３ゲート電極が形成
される領域の半導体基板上に第３ゲート電極54を形成す
る第２工程、第３ゲート電極54の表面に第３絶縁膜(図
示せず)を形成する第３工程、前記第３絶縁膜が形成さ
れている結果物の基板全面に層間絶縁層60を形成する第
４工程の順に進行する。
【００５５】第３ゲート電極54の右側の部分は、第１ゲ
ート電極36の左側の部分と部分的に重畳され、左側の部
分は、第２ゲート電極46の右側の部分と部分的に重畳さ
れるように形成される。
【００５６】第３絶縁膜(図示せず)は、第１及び第２絶
縁膜38,48を形成する工程と同一の工程を施すことによ
り形成される。
【００５７】第１ゲート電極36及び第３ゲート電極54
は、第１クロック端φ1に連結されて一つの単位伝送群
を構成し、第２ゲート電極46は、第２クロック端φ2に
連結されてもう一つの単位伝送群を構成する。ゲート電
極36,46,54の下部の埋没チャンネル層32に蓄積された電
荷は、第１及び第２クロック端φ1,φ2に印加されたク
ロックパルスにより所定の方向に伝送される。
【００５８】以上、図５Ａ乃至図５Ｇを参照しながら、
電子を信号電荷として用いる場合の望ましい実施の形態
(第１導電型をP型、第２導電型をN型として説明した例)
を説明したが、正孔を信号電荷として用いる場合は、図
５Ａ乃至図５Ｇで説明した導電型と反対の導電型の不純
物イオンを用いれば良いことは当業者に容易に理解され
る。また、各ゲート絶縁膜の形成工程と、これに連なる
電位障壁領域形成用の不純物イオン注入工程とは、必要
に応じて工程の順番を変えても良く、この場合にも発明
の効果は同様である。
【００５９】本発明は、上記の特定の実施の形態に限定
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
【００６０】
【発明の効果】本発明に係る電荷結合素子及びその製造
方法によると、単位伝送群が占める面積を縮小できると
共に、電位障壁領域をゲート電極に自己整合するように
形成することにより、整合誤差に起因する不要な局所電
位障壁あるいは局所電位ウェルの生成を防止することが
できる。その結果、電荷結合素子における電荷伝送の効
率が改善される。
【００６１】
【図面の簡単な説明】
【図１】従来の電荷結合素子を説明するための断面図で
ある。
【図２】図１における電荷結合素子の電荷の移動を説明
するための電位分布図である。
【図３】従来の他の電荷結合素子を説明するための断面
図である。
【図４】本発明の好適な実施の形態に係る電荷結合素子
を示した断面図である。
【図５Ａ】本発明の好適な実施の形態に係る電荷結合素
子の製造方法を説明するための断面図である。
【図５Ｂ】本発明の好適な実施の形態に係る電荷結合素
子の製造方法を説明するための断面図である。
【図５Ｃ】本発明の好適な実施の形態に係る電荷結合素
子の製造方法を説明するための断面図である。
【図５Ｄ】本発明の好適な実施の形態に係る電荷結合素
子の製造方法を説明するための断面図である。
【図５Ｅ】本発明の好適な実施の形態に係る電荷結合素
子の製造方法を説明するための断面図である。
【図５Ｆ】本発明の好適な実施の形態に係る電荷結合素
子の製造方法を説明するための断面図である。
【図５Ｇ】本発明の好適な実施の形態に係る電荷結合素
子の製造方法を説明するための断面図である。
【符号の説明】
10 半導体基板 12 埋没チャンネル 14 電位障壁領域 15 電位障壁領域 16 第１ゲート電極 18 第２ゲート電極 20 層間絶縁膜 φ1 第１クロック端 φ1 第２クロック端 30 半導体基板 32 埋没チャンネル層 34 ゲート絶縁膜 36 第１ゲート電極 38 第１絶縁膜 40 感光膜パターン 42 不純物イオン 44 第１電位障壁領域 46 第２ゲート電極 48 第２絶縁膜 50 不純物イオン 52 第２電位障壁領域 54 第３ゲート電極 60 層間絶縁層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１ゲート電極と、前記第１ゲート電極
    の一端とその一端が部分的に重畳される第２ゲート電極
    と、前記第１ゲート電極の他端とその一端が部分的に重
    畳され、前記第２ゲート電極の他端とその他端が部分的
    に重畳される第３ゲート電極とを含む伝送電極部と、 前記第１、第２及び第３ゲート電極下部の半導体基板に
    位置し、前記第２ゲート電極下部の半導体基板に部分的
    に形成された第１電位障壁領域と前記第３ゲート電極下
    部の半導体基板に形成された第２電位障壁領域とを含む
    電荷伝送部と、 前記第１ゲート電極と第３ゲート電極とに連結された第
    １クロック端と前記第２ゲート電極に連結された第２ク
    ロック端とを含むクロック部と、 を具備することを特徴とする電荷結合素子。
  2. 【請求項２】 前記第２ゲート電極は、第１ゲート電極
    と第３ゲート電極の長さを合わせたものと同一の長さを
    有することを特徴とする請求項１に記載の電荷結合素
    子。
  3. 【請求項３】 前記第１電位障壁領域は、前記第２電位
    障壁領域と同一の大きさを有することを特徴とする請求
    項１に記載の電荷結合素子。
  4. 【請求項４】 前記第１電位障壁領域の一端は前記第１
    ゲート電極に整合され、前記第２電位障壁領域は第１及
    び第２ゲート電極に整合されて形成されることを特徴と
    する請求項３に記載の電荷結合素子。
  5. 【請求項５】 半導体基板の全面にゲート絶縁膜を形成
    する工程と、 前記ゲート絶縁膜が形成された結果物の基板上に第１ゲ
    ート電極を形成する工程と、 前記第１ゲート電極の表面を第１絶縁膜によりコーティ
    ングする工程と、 前記第１絶縁膜がコーティングされた結果物の上に前記
    第１ゲート電極の一部及び第２ゲート電極を形成する領
    域の一部を露出させる感光膜パターンを形成する工程
    と、 前記感光膜パターンをイオン注入マスクとして不純物イ
    オンを注入することにより第１電位障壁領域を形成する
    工程と、 前記第２ゲート電極を形成する領域上に、その一端が前
    記第１ゲート電極の一端と重畳されるように第２ゲート
    電極を形成する工程と、 前記第２ゲート電極の表面を第２絶縁膜によりコーティ
    ングする工程と、 前記第１及び第２ゲート電極をイオン注入マスクとして
    不純物イオンを注入することにより第３ゲート電極を形
    成する領域の半導体基板に第２電位障壁領域を形成する
    工程と、 前記第３ゲート電極を形成する領域上に、前記第２ゲー
    ト電極の他端とその一端が部分的に重畳され、第１ゲー
    ト電極の他端とその他端が部分的に重畳される第３ゲー
    ト電極を形成する工程と、 前記第１ゲート電極及び第３ゲート電極を第１クロック
    端に連結し、前記第３ゲート電極を第２クロック端に連
    結する工程と、 を具備することを特徴とする電荷結合素子の製造方法。
  6. 【請求項６】 前記第２ゲート電極は、前記第１ゲート
    電極と前記第３ゲート電極の長さを合わせたものと同一
    な長さとすることを特徴とする請求項５に記載の電荷結
    合素子の製造方法。
  7. 【請求項７】 前記第１電位障壁領域と前記第２電位障
    壁領域は、同一の大きさとすることを特徴とする請求項
    ５に記載の電荷結合素子の製造方法。
  8. 【請求項８】 前記第２電位障壁領域は、前記第１電位
    障壁領域を構成する不純物イオンと同一の種類及び濃度
    で形成することを特徴とする請求項５に記載の電荷結合
    素子の製造方法。
  9. 【請求項９】 前記ゲート絶縁膜を形成する前に、前記
    半導体基板表面の付近に埋没チャンネル層を形成する工
    程を更に含むことを特徴とする請求項５に記載の電荷結
    合素子の製造方法。
JP8350573A 1995-12-28 1996-12-27 電荷結合素子及びその製造方法 Pending JPH09186313A (ja)

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