JP2747328B2 - 電荷転送素子 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、二次元イメージセンサなどに適用して好
適な電荷転送素子に関し、特に高密度化が可能な電荷転
送素子に関する。

［従来の技術］ 二次元イメージセンサとして使用されるチャージ・カ
ップルド・ディバイス（CCD）などの電荷転送素子（CT
D）の転送方式としては、周知のように、第12図に示す
４相駆動方式、第13図に示す３相駆動方式及び第14図に
示す２相駆動方式がよく知られている。１・（1/2）相
駆動方式は２相駆動方式のうちの１相をDC電位としてい
るだけで、基本的には２相駆動方式と同じである。

このうち、単位１ビットを考えた場合４相及び３相駆
動方式は通常１相当り１電極で構成されるが、２相駆動
方式は相内で信号電荷の転送の方向付けが必要なため、
通常１相当り２電極で構成される。

信号電荷の転送の方向付けとしては、第14図に示すよ
うに、同一相内の一方の転送電極下のみ不純物Nbを注入
することにより、Vbなるポテンシャルバリヤを設けるこ
とで形成するのが一般的である。

また、電極の形成法に関しては、２相及び４相駆動方
式は２層構造で可能であるが、３相方式は各ビットを等
価にしようとすると３層構造となるため、通常は２相若
しくは４相駆動方式が採用されている。

単位面積当たりの最大転送電荷量としては、第12図に
示すように信号電荷の蓄積面積がビット長の50％以上と
なり、かつ有効ポテンシャル差がクロック振幅分Vcだけ
取れるので、特性面では４相駆動方式が優れている。

一方、転送効率としては、高速転送時の電荷転送を規
定するフリンジ電界効果が大きく取れる２相駆動方式が
優れている。

すなわち、２相駆動方式では第14図に示すように信号
電荷の転送の方向付けが作られているため、電荷転送の
全期間にわたってフリンジ電界効果が作用する。そのた
め、信号電荷の取残しや、逆流の心配がなくなり、その
結果高速駆動時の転送効率が他の駆動方式より優れてい
る。

以上の理由により、一般に低速駆動用としては４相駆
動方式が、高速駆動用としては２相駆動方式が採用され
る場合が多い。なお、これらは何れも１ビット当たり４
電極構成である。

［発明が解決しようとする課題］ さて、このようなCCDにおいて多ビット化を図るに
は、チップサイズの増大を抑える必要がある関係上、そ
のビット長を非常に短くせざるを得ない。２次元イメー
ジセンサの場合を例にとって以下説明する。

２次元CCDイメージセンサは、周知のように二次元に
配置された複数の画素（フォトダイオードPD）と、これ
ら画素で蓄積された信号電荷を垂直転送する複数列の垂
直シフトレジスタと、垂直転送された信号電荷を受け
て、水平方向に転送し所定の電気信号に変換するための
通常は１列で構成された水平シフトレジスタとによって
構成される。

水平シフトレジスタは一般に高速駆動が要求されるか
ら、上述したように２相駆動方式が採用され、電極パタ
ーンとしては第15図のようになる。

一点鎖線内が水平シフトレジスタにおけるCCD転送チ
ャネルを形成する活性領域20で、その外側はチャネルス
トップ領域となる。破線は１層目の転送電極４、実線は
２層目の転送電極５であり、それぞれ×印のコンタクト
開口22を通じて点線で示す配線からクロック信号φH1、
φH2が印加される。

ここで、水平画素数について考える。

画素数の増大に伴い水平シフトレジスタ（水平転送
部）のビット長は短かくなり、例えば1/2インチ光学系
で水平有効画素数が510個であるときには、ビット長は1
2.8μｍ程度になる。

したがって、水平有効画素数が510個から例えば770個
に増大したとすると、そのビット長は12.8μｍ程度から
8.5μｍ程度にまで短かくなる。

第15図より明らかなように、8.5μｍ以内に４電極を
形成するには、電極加工自体が厳しくなると共に、電極
に電位を与えるコンタクト開口22の形成も厳しく、現状
技術では既に限界に近い状況となっている。今後さら
に、多画素化、従って、短ビット長化を進めようとする
場合、現状の技術方式では対応できない。

以上の議論は２次元イメージセンサの場合に留まら
ず、１次元イメージセンサや遅延線の場合にも当てはま
ることである。

次に、垂直シフトレジスタの場合について考える。

２次元CCDイメージセンサは受光部PDと垂直シフトレ
ジスタとの関係により、インターライン転送方式とフレ
ーム転送方式に分けられる。以下では現在主流となって
いるインターライン転送方式について説明する。

第16図はこの画素部構成の模式図である。受光部PDの
垂直列と垂直シフトレジスタとが交互に配列され、受光
部PDの信号電荷は隣接する垂直シフトレジスタによって
読み出される。転送電極φV1〜φV4の引き出し部は、上
下の受光部PD間を通す必要があるが、垂直シフトレジス
タの転送電極φV1〜φV4を２層構造とすると、１ビット
当たり４電極必要であるから、２個の受光部PDで１ビッ
トとなり、４相駆動方式が採用される。

駆動方式は２相駆動方式でも同じである。

このようなことから、１回の読み出しでは垂直方向に
１つおきの受光部PDの信号電荷を読み出すか、上下に障
接する２個の受光部PDの各信号電荷を加算して読み出す
かであり、全ての受光部PDの信号電荷を独立に１回で読
み出すことはできない。

このように従来の電荷転送素子の構造では、高密度化
が不可能である。

そこで、この発明はこのような課題を解決した電荷転
送素子を提案するものである。

［課題を解決するための手段］ 上述の課題を解決するため、本発明においては、半導
体基板表面上に絶縁膜を介して１層目の転送電極と２層
目の転送電極とが交互に形成され、一方の転送電極に印
加する電位が固定され、他方の転送電極に印加する電位
が制御される１・（1/2）相駆動方式の電荷転送素子で
あって、上記１層目の転送電極下の片側領域から隣接す
る上記２層目の転送電極下の全領域にわたる部分に第１
の導電型の第１の不純物領域が形成され、上記２層目の
転送電極下の一部の領域に第１の導電型で、且つ上記第
１の不純物領域と不純物濃度が異なる第２の不純物領域
が形成され、上記第２の不純物領域の一端と上記第１の
不純物領域の一端とが一致するように選定され、上記第
１の不純物領域及び上記第２の不純物領域によって電荷
転送の方向付けのためのポテンシャル段差が単一電極内
に形成されるようにしたことを特徴とするものである。

［作用］ このように構成することにより、夫々の転送電極下に
は信号電荷を転送するときの方向付けのためのポテンシ
ャル段差を２層の転送電極間で連続性と、方向性を持つ
ように形成することができる。

これによって、転送電極を削減することが可能にな
り、１・（1/2）相駆動方式に適用した場合、１ビット
当り２電極を宛てがえばよく、ビット長を大幅に縮小で
きる。同一の電極ピッチで比較すれば、取り扱える信号
の情報密度を２倍に高めることができる。

［実施例］ 続いて、この発明の比較例としての電荷転送素子の一
例を上述したCCDに適用した場合につき、第１図以下を
参照して詳細に説明する。

なお、以下では説明を容易にするため、全て埋込みチ
ャネルCCDで、信号電荷は電子の場合を例示する。

第１図Ａは転送方式に沿った断面図、同図Ｂは同図Ａ
についてのポテンシャル分布を示す図である。

第１図Ａにおいて、Ｐ型半導体基板１の表面領域でCC
D転送チャネル全域に亘って、Ｎ型半導体層が形成され
て、埋込みチャネル層２が形成される。半導体基板表面
上は、SiO2等の薄い絶縁膜３を介して１層目の転送電極
４と２層目の転送電極５とが転送方向に向かって交互に
被着形成され、１層目の転送電極４には第４図Ａに示す
転送クロックφ１が、２層目の転送電極５には同図Ｂに
示す転送クロックφ２が印加される。

電荷転送の方向付けは以下のような構成によって行な
われる。

まず、半導体基板表面のうち１層目の転送電極４下片
側から２層目の転送電極５下全域にわたり、第１の不純
物（本例ではＮ形の不純物）が注入されて、第１の領域
６が形成される。そして、２層目の転送電極５下片側領
域には第２の不純物（本例では、Ｐ形の不純物）が注入
されて第２の領域７が形成される。

以上のように構成したときのポテンシャル分布を第１
図Ｂを参照して説明する。第１の不純物、第２の不純物
はそれぞれ＋Va,−Veだけポテンシャルを深くする。従
って、第１の領域６によって１層目の転送電極４下に電
荷転送の方向付けのためのポテンシャル段差Vaが形成さ
れ、第２の領域７によって２層目の転送電極５下に電荷
転送の方向付けのためのポテンシャル段差Veが形成され
る。Vcはクロック振幅に対応したポテンシャル差であ
る。

第１、第２の各不純物によるポンテシャルシフト量＋
Va及び−Veが互いに打消し合う方向で一致する程度に各
不純物の注入量が設定されれば、１層目と２層目転送電
極4,5間で方向付けのポテンシャル段差を一致させるこ
とができる。第２の不純物の注入領域を第１図に示す位
置関係に設定すれば、転送電極4,5直下に形成されるポ
テンシャルの深さの方向性を電荷転送方向に向かせるこ
とができる。

その結果、第４図に示すように、転送パルスφ1,φ２
は同一電圧条件で２相駆動が可能になる。

第１図Ｂにおいて、実線のポテンシャルは転送クロッ
クφ１が低く、φ２が高いときであり、破線のポテンシ
ャルは転送クロックφ１が高く、φ２が低いときであ
る。転送方向は図では左から右となる。

このように、夫々の転送電極下に電荷転送のための方
向付けとなるポテンシャル段差を形成すれば、転送電極
のピッチは従来の1/2程度になる。

なお、このポテンシャル関係は、電荷転送周期内の最
終段階においても変わらないから、電荷転送周期内の最
終段階においてもなおフリンジ電界が存在し、電荷の逆
流を阻止するVaなるポテンシャルバリヤが常に存在して
いる。

その結果、転送周期を短かくしても転送劣化を生じる
ことが少なく、大幅に転送速度を高めることが可能にな
る。

第２図は二次元イメージセンサに応用したときの水平
シフトレジスタの構成である。

水平シフトレジスタの活性領域20上に被着形成される
転送電極は２相構造であって、ビット当りの電極数は４
個から２個に半減する。

したがって、従来と同一のビット長とするときには、
図のように転送電極4,5の幅が従来の２倍程度となる。
そして、転送クロック供給用のコンタクト開口22の開口
面積もほぼ２倍となるので、製造が容易になる。

転送電極4,5の幅及びコンタクト開口22の面積を従来
と同じ寸法とするときには、ビット密度が２倍となる。

第３図は同じくインターライン転送方式に適用した垂
直シフトレジスタの構成例である。

受光部PDの垂直列と垂直シフトレジスタとが交互に配
列され、受光部PDの信号電荷は隣接する２相駆動の垂直
シフトレジスタによって読み出される。転送電極φV1,
φV2の引き出し部は、上下の受光部PD間を通す必要があ
るが、本発明では２電極で１ビットとなるからφV1,φV
2を２層構造とすると、１個の受光部PD当り１ビットと
なる。従って、全ての受光部PDの信号を独立に１回で読
み出すことが可能となる。その結果、垂直解像度が１回
の読み出し当り第16図に示す従来例に比べ２倍になる。

第５図は第１図に記載のCCDの製造方法の一例を示す
工程図であって、Ｐ型半導体基板１の表面領域にＮ型不
純物を注入して埋込みチャネル層２が形成される（第５
図Ａ）。

次いで、半導体基板１の表面全域にSiO2などを使用し
て薄いゲート絶縁膜３が形成されると共に、その上面に
１層目の転送電極４が、さらにその上面に電極４に対す
るエッチングの選択比が十分取れる膜８がそれぞれ被着
形成される（第５図Ｂ）。

転送電極４としてポリシリコンが使用され、これが後
述するように反応性イオンエッチングによってエッチン
グ処理される場合には、膜８としては一例として上述し
たSiO2が使用される。

膜８の上面にはさらに選択的にレジスト膜９が被着形
成され（第５図Ｂ）、このレジスト膜９を使用して膜８
が選択的にエッチング処理され、その後、パターン化さ
れたこの膜８及びレジスト膜９を使用して半導体基板１
の表面側に、転送電極４及びゲート絶縁膜３を貫いて、
高エネルギーでＮ型不純物がドープされて第１の領域
（Ｎ型不純物領域）６が形成される（第５図Ｃ）。

例えば、転送電極４が上述したようにポリシリコンで
形成され、その厚さが5000オングストローム程度の場
合、Ｎ型不純物の注入エネルギーはほぼ500KeV程度でよ
い。

第１の領域６を形成した後は、レジスト膜９が除去さ
れ、その後さらに所定パターンのレジスト膜11が被着形
成される（第５図Ｄ）。レジスト膜11は図のように、そ
の一端が膜８上にかかり、他端が膜８と８との間隙のほ
ぼ中央付近にくるようにパターン化される。そして、こ
のレジスト膜11及び膜８をマスクとして転送電極４が反
応性イオンエッチングされてパターン化される（第５図
Ｄ）。

このようなパターニングによって、第１の領域６の一
端が転送電極４の一端とその境を接し、他端が隣接する
転送電極４の中央領域まで延びた状態に形成できる。

次に、レジスト膜11を除去して新たなレジスト膜12が
所定のパターンをもって被着形成される（第５図Ｅ）。
このレジスト膜12は、その一端が転送電極４にかかり、
他端が転送電極４と４の対向間隙の中間となるようにパ
ターニングされる。

その後、このレジスト膜12をマスクとしてＰ形不純物
が注入されて第２の領域７が形成される（第５図Ｆ）。
不純物の注入が終了すると、膜８及びレジスト膜12が夫
々除去され、その後薄いゲート絶縁膜（SiO2層）を介し
て２層目の転送電極５が被着されてパターニングされる
（第５図Ｇ）。

この第２の転送電極５を被着形成して、目的のCCDの
製造工程が完了する。

以上説明したCCDの製造方法は、 第１に、第１の領域６が第１の膜８及び第１のレジス
ト層９をマスクとし１層目の電極４を介して高エネルギ
ー注入によって形成されること。

第２に、第１の膜８の下に位置する転送電極４が残存
するようにエッチング処理されること。

にその特徴を有する。

このような特徴ある製造方法を採用することによって
始めて、ポテンシャルバリヤやポテンシャルディップを
生ずることなく、最小形状CCDでの電荷転送の方向付け
を行うことができる。

それは、以下の説明から容易に理解できよう。

すなわち、単一電極内で電荷転送の方向付けができれ
ばCCD密度を２倍に高められる。

しかし、方向付けの境界と電極の境界がわずかでもず
れると、ポテンシャルのディップやバリヤとなって転送
劣化を招来する。

この問題を解決する手法としては、「オフセットゲー
トCCD法」＜近代科学社発行「電荷転送デバイス」1978.
C.Sequin.M.Tompset著＞が最も良く知られている。

しかしながら、この手法には以下の問題点がある。

（１）表面チャネルCCD（SCCD）では、第６図に示すよ
うに、ゲート絶縁膜厚（dox）が大きいほどポテンシャ
ル（φｍ）は小さくなるが、その変化量Δφｍはゲート
電圧（VG）が小さいほど小さくなり、クロック振幅低レ
ベル側も電圧を上げないと信号電荷量が取れない。

（２）埋込みチャネルCCD（BCCD）では、第７図に示す
ようにdoxが大きいほどφｍは大きくなり、蓄積領域はd
ox大側となる。一方、doxが大きくなると、単位ゲート
電圧当り信号電荷量は小さくなる。すなわち、転送可能
電荷量に対し不利である。

以上から最小形状CCDの手法を採用し、かつ転送の方
向付けを不純物のイオン注入で行なうのが望ましいこと
は明らかである。

ところが、１層目電極下に注入し、かつ注入領域の境
界が１層目電極端と自動的に一致させることは従来技術
では不可能である。

なぜなら、１層目電極下への注入は１層目電極形成前
に行なう必要があるが、その位置を後に形成する電極位
置と合わせることは、第８図に示すように第３の層を利
用するとしても、第３の層上の１層目電極を除去しなけ
ればならず、通常不可能である。

これに対し、この発明では、まず１層目電極下への注
入を１層目電極形成後できるようにするため、高エネル
ギー注入を用いる。この場合、第３の層を１層目電極上
に形成し、第３の層及びそれと同パターンのレジスト層
を注入のマスクとする。次に、第３の層下の１層目電極
を残す方法を取るため、１層目電極下への注入は単一電
極下のみでなく、隣接する２層目電極下にまで伸ばす。
これにより、注入領域境界と１層目電極端を一致させる
ことが可能となる。

そして、第１及び第２の不純物の注入領域は、その一
端が１層目、２層目の各転送電極の境界と自動的に一致
するように形成されるから、電荷転送不良を発生させる
ようなポテンシャルのバリヤないしディップは生じな
い。そのため、加工精度は電荷転送効率の面からは特に
要求されるものではない。

また、第１及び第２の不純物の注入領域の他端は各転
送電極中間部で終了しているから、加工精度は最大電荷
量に若干影響する程度である。

さて、第２の不純物が注入される領域（第２の領域）
の形成位置は、これに注入される第２の不純物の導電型
によって相違する。

すなわち、第１と第２の領域6,7に注入される不純物
が異なる導電型であるときには、第１の領域６内のほぼ
中央部に第２の不純物が注入されて第２の領域７が形成
される。

この例が第１図の場合であり、また第９図の場合であ
る。第１図は第１の領域６に注入される不純物が埋込み
チャネル層２と同一導電型（第２の導電型）の例であ
り、第９図は第１の領域24に注入される不純物が半導体
基板１と同一導電型（第１の不純物）の例である。26は
第２の領域であって、第１の不純物と異なる導電型（Ｎ
型）の第２の不純物が注入される。

これに対して、第１と第２の領域に注入される不純物
が同一の導電型であるときには、第１の領域内で境界を
接して第２の不純物が注入されて第２の領域が形成され
る。

第10図及び第11図はその一例であって、本発明に係る
電荷転送素子を示しており、第10図は埋込みチャネル層
２と同一の導電型（Ｎ型）の例である。本例では、第１
の領域28に対し、第２の領域30が第１の領域28の右側の
境界とその一部が接するように、第２の不純物が注入さ
れる。第17図に、本例の製造工程図を示す。前記第５図
Ａ〜Ｄに示す第１と第２の領域に注入される不純物が異
なる導電型である場合の製造工程図は、同一の導電型で
ある本場合においても同様であるので省略する。

第17図Ｅに示すように、新たなレジスト膜12が所定の
パターンをもって被着形成される。このレジスト膜12
は、その一端が膜８にかかり、他端が転送電極４と４の
対向間隙の中間となるようにパターニングされる。

その後、このレジスト膜12をマスクとしてＮ型不純物
が注入された第２の領域30が形成される（第17図Ｆ）。
不純物の注入が終了すると、膜８及びレジスト膜12がそ
れぞれ除去され、その後薄いゲート絶縁膜（SiO2層）を
介して２層目の転送電極５が被着されてパターニングさ
れる（第17図Ｇ）。

第11図は半導体基板１と同一の導電型（Ｐ型）の例で
あって、この場合は第10図とは逆に、第２の領域34が第
１の領域32の左側の境界とその一部が接するように、第
２の不純物が注入されることになる。

このように第２の不純物の導電型によって第２の不純
物の注入領域を異ならせるのは、この導電型によって転
送電極4,5直下に形成されるポテンシャルの深さの方向
性を電荷転送方向に向かせるためである。

ところで、第10図及び第11図の例では、第１の不純物
及び第２の不純物によるポテンシャルシフトは同じ方向
であり、１層目電極と２層目電極間で同一ゲート電圧に
対するポテンシャルは一致しない。この場合、２相クロ
ックの一方を直流電圧とする駆動法が適している。

第10図Ａに示す実施例では、転送電極４にのみ第４図
Ａに示すような転送クロックφ１が印加され、他方の転
送電極５には所定の直流電圧V2が印加されている。直流
電圧V2の電位は転送クロックφ１の低レベル電位より若
干高い電圧に設定することができる。

こうすると、第10図Ｂに示すように転送クロックφ１
が高レベルに転じたときには、破線で示すようなポテン
シャルウエルが形成されるから、フリンジ電界を失うこ
となく信号電荷は左から右に転送される。

このような信号電荷の転送方式は１・（1/2）相駆動
方式と呼ばれている。

第11図の例も、１・（1/2）相駆動方式であって、第1
0図の例とは逆に、転送電極５に転送クロックφ１が印
加され、転送電極４に所定の直流電圧V2が印加される。

なお、不純物の極性が上述とは逆の場合についても、
注入領域を若干変更すれば、この発明を適用できる。

転送チャネルの形式も埋込みチャネル形に限らず、表
面チャネル形でもよい。適用できる電荷転送素子もCCD
に限らない。

［発明の効果］ 以上説明したように、この発明に構成によれば、１・
（1/2）相駆動方式の電荷転送素子において、ビット密
度を従来に比し２倍にすることができるため、電荷転送
方向の寸法を従来の1/2に縮小する、換言すれば、電極
密度を２倍に高めることが可能になり、高密度化を容易
に実現することができ、二次元のイメージセンサなどに
適用して極めて好適であるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の比較例としての電荷転送素子の一例
を示す構成図及びそのポテンシャル分布図、第２図は二
次元イメージセンサに応用したときの水平シフトレジス
タの構成図、第３図は同様に垂直シフトレジスタの構成
図、第４図はこれに使用される転送クロックの波形図、
第５図は第１図に記載の電荷転送素子の一例を示す製造
工程図、第６図〜第８図はその説明図、第９図はこの発
明の他の比較例としての電荷転送素子の構成図、第10図
及び第11図はこの発明の一例を示す構成図とポテンシャ
ル分布図、第12図〜第16図はこの発明の説明に供する
図、第17図はこの発明に係る電荷転送素子の一例を示す
製造工程図である。 １……半導体基板 ２……埋込みチャネル層 ３……ゲート絶縁膜 4,5……転送電極 6,24,28,32……第１の領域 7,26,30,34……第２の領域

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板表面上に絶縁膜を介して１層目
   の転送電極と２層目の転送電極とが交互に形成され、一
   方の転送電極に印加する電位が固定され、他方の転送電
   極に印加する電位が制御される１・（1/2）相駆動方式
   の電荷転送素子であって、 上記１層目の転送電極下の片側領域から隣接する上記２
   層目の転送電極下の全領域にわたる部分に第１の導電型
   の第１の不純物領域が形成され、 上記２層目の転送電極下の一部の領域に第１の導電型
   で、且つ上記第１の不純物領域と不純物濃度が異なる第
   ２の不純物領域が形成され、 上記第２の不純物領域の一端と上記第１の不純物領域の
   一端とが一致するように選定され、 上記第１の不純物領域及び上記第２の不純物領域によっ
   て電荷転送の方向付けのためのポテンシャル段差が単一
   電極内に形成されるようにしたことを特徴とする電荷転
   送素子。