JPH0365875A - 伝送レート可変式画像符号化装置 - Google Patents
伝送レート可変式画像符号化装置Info
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- JPH0365875A JPH0365875A JP1202426A JP20242689A JPH0365875A JP H0365875 A JPH0365875 A JP H0365875A JP 1202426 A JP1202426 A JP 1202426A JP 20242689 A JP20242689 A JP 20242689A JP H0365875 A JPH0365875 A JP H0365875A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 61
- 230000000717 retained effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
伝送レート可変式の画像符号化装置に関し、各伝送レー
トにおいて、レートに見合った高品質の画像を保証する
装置を提供する事を目的とし、書き込みアドレスにより
入力データの書き込みが行われかつ読みだしアドレスに
より書き込みされた入力データの読みだしが行われる記
憶部と、前記書き込みアドレスを発生する書き込みアド
レス発生部と、前記読みだしアドレスを発生する読みだ
しアドレス発生部とを具備することにより、入力データ
を出力データに変換するものにおいて、前記書き込みア
ドレスの値と前記読みだしアドレスの値の減算を行う減
算部と、前記減算部の減算結果と伝送レート信号とを入
力し、この伝送レート信号の状態にもとずきオーバフロ
ーフラグ及びアンダフローフラグの発生タイミングを変
更する出力変換部とを設け、前記伝送レート信号を変更
して前記記憶部の記憶容量を自動的に変更できるように
槽底する。
トにおいて、レートに見合った高品質の画像を保証する
装置を提供する事を目的とし、書き込みアドレスにより
入力データの書き込みが行われかつ読みだしアドレスに
より書き込みされた入力データの読みだしが行われる記
憶部と、前記書き込みアドレスを発生する書き込みアド
レス発生部と、前記読みだしアドレスを発生する読みだ
しアドレス発生部とを具備することにより、入力データ
を出力データに変換するものにおいて、前記書き込みア
ドレスの値と前記読みだしアドレスの値の減算を行う減
算部と、前記減算部の減算結果と伝送レート信号とを入
力し、この伝送レート信号の状態にもとずきオーバフロ
ーフラグ及びアンダフローフラグの発生タイミングを変
更する出力変換部とを設け、前記伝送レート信号を変更
して前記記憶部の記憶容量を自動的に変更できるように
槽底する。
本発明は、伝送レート可変式の画像符号化装置に関する
。
。
近年の企業内通信の高度化・大容量化に伴い、例えばテ
レビ会議用画像符号化装置にも単位時間当たりの画像信
号の伝送量を示す伝送レートを可変にし、伝送チャネル
に空きが有る場合に伝送レートを上げることにより高品
質な映像を送るようにすることが要求されている。
レビ会議用画像符号化装置にも単位時間当たりの画像信
号の伝送量を示す伝送レートを可変にし、伝送チャネル
に空きが有る場合に伝送レートを上げることにより高品
質な映像を送るようにすることが要求されている。
本発明は、この高品質な映像を送るようにするための画
像符号化装置を提供するものである。
像符号化装置を提供するものである。
第２図は従来例の回路構成を示す図である。図中、ｌは
記憶部、２は書き込みアドレス発生部、３は読みだしア
ドレス発生部、４は減算部、６は出力部である。
記憶部、２は書き込みアドレス発生部、３は読みだしア
ドレス発生部、４は減算部、６は出力部である。
書き込みアドレス発生部２は、書き込みクロックから書
き込みアドレスを発生して記憶部１と減算部４に加える
。また読みだしアドレス発生部３は、読みだしクロック
から読みだしアドレスを発生して前記記憶部１と前記減
算部４に加える。そして該書き込みアドレスは、入力デ
ータを所定のアドレスにバッファ記憶する記憶部１に格
納するとともに、他方該読みだしアドレスにより前記記
憶部１の所定アドレスにバッファ記憶された入力データ
を読みだし出力する。減算部４においては、該書き込み
アドレスの値Ａと読みだしアドレスの値Ｂの減算値Ｃ（
Ｃ＝Ａ−Ｂ）を求めて前記記憶部１に滞留するデータ量
を常に監視し、前記減算部４での減算値Ｃ（Ｃ＝Ａ−Ｂ
）を結果値として出力部６に対して入力する。出力部６
ではこの減算値Ｃの結果値を判断して、Ｃ＞ｋ）Ｉ、（
ｋ□は記憶部ｌのデータ滞留量の上限を示す一定のしき
い値）になる際は書き込みクロックの送出を一時停止す
るように制御するためのオバフローフラグを送出し、Ｃ
≦に□になるまでの間における記憶部１への書き込みク
ロックの出力を一時停止させる。
き込みアドレスを発生して記憶部１と減算部４に加える
。また読みだしアドレス発生部３は、読みだしクロック
から読みだしアドレスを発生して前記記憶部１と前記減
算部４に加える。そして該書き込みアドレスは、入力デ
ータを所定のアドレスにバッファ記憶する記憶部１に格
納するとともに、他方該読みだしアドレスにより前記記
憶部１の所定アドレスにバッファ記憶された入力データ
を読みだし出力する。減算部４においては、該書き込み
アドレスの値Ａと読みだしアドレスの値Ｂの減算値Ｃ（
Ｃ＝Ａ−Ｂ）を求めて前記記憶部１に滞留するデータ量
を常に監視し、前記減算部４での減算値Ｃ（Ｃ＝Ａ−Ｂ
）を結果値として出力部６に対して入力する。出力部６
ではこの減算値Ｃの結果値を判断して、Ｃ＞ｋ）Ｉ、（
ｋ□は記憶部ｌのデータ滞留量の上限を示す一定のしき
い値）になる際は書き込みクロックの送出を一時停止す
るように制御するためのオバフローフラグを送出し、Ｃ
≦に□になるまでの間における記憶部１への書き込みク
ロックの出力を一時停止させる。
反対にＣ＜ｋｃ＋ （ｋｔ＋は記憶部ｌのデータ滞留量
の下限を示す一定のしきい値であり、かつに、Ｉ、＞ｋ
ｔ＋）になる際は読みだしクロックの送出を一時停止す
るように制御するためのアンダフローフラグを送出し、
Ｃ≧ｋＬ＋になるまでの間における記憶部ｌへの書き込
みクロックの出力を一時停止させる。
の下限を示す一定のしきい値であり、かつに、Ｉ、＞ｋ
ｔ＋）になる際は読みだしクロックの送出を一時停止す
るように制御するためのアンダフローフラグを送出し、
Ｃ≧ｋＬ＋になるまでの間における記憶部ｌへの書き込
みクロックの出力を一時停止させる。
上記したように従来例の伝送レート可変式画像符号化装
置においては、伝送レートの変更があっても、常にバッ
ファメモリである記憶部１の記憶データの滞留容量の上
限値をに、に、また記憶部１の記憶データの滞留容量の
下限値をｋＬＯ値に常に一定に維持するようにして入力
データの書き込みと読みだしを行っている。
置においては、伝送レートの変更があっても、常にバッ
ファメモリである記憶部１の記憶データの滞留容量の上
限値をに、に、また記憶部１の記憶データの滞留容量の
下限値をｋＬＯ値に常に一定に維持するようにして入力
データの書き込みと読みだしを行っている。
従って、伝送チャネルに空きがある場合でも特定伝送レ
ート以外のレートでの伝送が出来ず、伝送チャネルの空
きを用いた高品質の伝送が出来ないという問題がある。
ート以外のレートでの伝送が出来ず、伝送チャネルの空
きを用いた高品質の伝送が出来ないという問題がある。
本発明は、各伝送レートにおいて、レートに見合った高
品質の画像を保証する装置を提供する事を目的とする。
品質の画像を保証する装置を提供する事を目的とする。
本発明では第１図に示すように、書き込みアドレスによ
り入力データの書き込みが行われかつ読みだしアドレス
により書き込みされた入力データの読みだしが行われる
記憶部ｌと、前記書き込みアドレスを発生する書き込み
アドレス発生部２と、前記読みだしアドレスを発生する
読みだしアドレス発生部３とを具備することにより、入
力データを出力データに変換するものにおいて、前記書
き込みアドレスの値と前記読みだしアドレスの値の減算
を行う減算部４と、前記減算部４の減算結果と伝送レー
ト信号とを入力し、この伝送レート信号の状態にもとず
きオーバフローフラグ及びアンダフローフラグの発生タ
イミングを変更する出力変換部５とを設け、前記伝送レ
ート信号を変更して前記記憶部１の記憶容量を自動的に
変更できるように構成するものである。
り入力データの書き込みが行われかつ読みだしアドレス
により書き込みされた入力データの読みだしが行われる
記憶部ｌと、前記書き込みアドレスを発生する書き込み
アドレス発生部２と、前記読みだしアドレスを発生する
読みだしアドレス発生部３とを具備することにより、入
力データを出力データに変換するものにおいて、前記書
き込みアドレスの値と前記読みだしアドレスの値の減算
を行う減算部４と、前記減算部４の減算結果と伝送レー
ト信号とを入力し、この伝送レート信号の状態にもとず
きオーバフローフラグ及びアンダフローフラグの発生タ
イミングを変更する出力変換部５とを設け、前記伝送レ
ート信号を変更して前記記憶部１の記憶容量を自動的に
変更できるように構成するものである。
本発明では第１図に示す如く構成において、記憶部１の
データ滞留量を算出するために書き込みアドレスの値Ａ
と読みだしアドレスの値Ｂを減算部４に加えて減算結果
Ｃを求め、この減算結果Ｃと伝送レート信号からオーバ
フローフラグとアンダフローフラグの発生タイくングを
可変させるようにしている。
データ滞留量を算出するために書き込みアドレスの値Ａ
と読みだしアドレスの値Ｂを減算部４に加えて減算結果
Ｃを求め、この減算結果Ｃと伝送レート信号からオーバ
フローフラグとアンダフローフラグの発生タイくングを
可変させるようにしている。
従って記憶部１のデータ滞留量は、伝送レート信号によ
り可変となり、かつ伝送レート信号に対応した高品質の
画像伝送を可能にする。
り可変となり、かつ伝送レート信号に対応した高品質の
画像伝送を可能にする。
第１図は本発明の回路構成を示す図である。図中、１は
記憶部、２は書き込みアドレス発生部、３は読みだしア
ドレス発生部、４は減算部である。
記憶部、２は書き込みアドレス発生部、３は読みだしア
ドレス発生部、４は減算部である。
なお５は出力変換部であり、本発明の主要部分である。
書き込みアドレス発生部２では、書き込みクロックから
書き込みアドレスを発生して記憶部ｌと減算部４に送出
する。また読みだしアドレス発生部３では、読みだしク
ロックから読みだしアドレスを発生して記憶部ｌと減算
部４に送出する。そして該書き込みアドレスは、入力デ
ータをバッファ記憶する記憶部１の所定のアドレスに格
納するとともに、記憶部１に加えられる該読みだしアド
レスにより、記憶部１の所定のアドレスに格納された入
力データを読みだし出力として送出する。
書き込みアドレスを発生して記憶部ｌと減算部４に送出
する。また読みだしアドレス発生部３では、読みだしク
ロックから読みだしアドレスを発生して記憶部ｌと減算
部４に送出する。そして該書き込みアドレスは、入力デ
ータをバッファ記憶する記憶部１の所定のアドレスに格
納するとともに、記憶部１に加えられる該読みだしアド
レスにより、記憶部１の所定のアドレスに格納された入
力データを読みだし出力として送出する。
また減算部４において該書き込みアドレスの値Ａと読み
だしアドレスの値Ｂの減算結果Ｃ（Ｃ＝Ａ−Ｂ）を求め
ることにより前記記憶部ｌに滞留するデータ量を常に監
視し、減算部４での減算結果Ｃ（Ｃ＝Ａ−Ｂ）を結果値
として出力変換部５に対し送出する。ここまでは従来例
の第２図と同一の動作である。
だしアドレスの値Ｂの減算結果Ｃ（Ｃ＝Ａ−Ｂ）を求め
ることにより前記記憶部ｌに滞留するデータ量を常に監
視し、減算部４での減算結果Ｃ（Ｃ＝Ａ−Ｂ）を結果値
として出力変換部５に対し送出する。ここまでは従来例
の第２図と同一の動作である。
上記の動作において、出力変換部５には上記減算結果Ｃ
および伝送レートを変更する伝送レート信号がそれぞれ
入力している。伝送レートが標準の場合には、この減算
結果ＣがＣ＞ｋＨ＋（ｋ□は標準伝送レートでの記憶部
１のデータ滞留量の上限を示す一定値）となる際は、書
き込みクロックの送出を一時停止するように制御するた
めのオバフローフラグを送出し、Ｃ５ｋＭ＋になったと
き書き込みクロックを一時停止させるよう制御する。
および伝送レートを変更する伝送レート信号がそれぞれ
入力している。伝送レートが標準の場合には、この減算
結果ＣがＣ＞ｋＨ＋（ｋ□は標準伝送レートでの記憶部
１のデータ滞留量の上限を示す一定値）となる際は、書
き込みクロックの送出を一時停止するように制御するた
めのオバフローフラグを送出し、Ｃ５ｋＭ＋になったと
き書き込みクロックを一時停止させるよう制御する。
また逆にＣ＜ｋ＋、＋（ｋｗは標準伝送レートでの記憶
部１のデータ滞留量の下限を示す一定値、かつに□〉ｋ
、）となる際は、読みだしクロックの送出を一時停止す
るように制御するアンダフローフラグを送出してＣ≧ｋ
Ｌｌになるときの読みだしクロックを一時停止させるよ
う制御する。
部１のデータ滞留量の下限を示す一定値、かつに□〉ｋ
、）となる際は、読みだしクロックの送出を一時停止す
るように制御するアンダフローフラグを送出してＣ≧ｋ
Ｌｌになるときの読みだしクロックを一時停止させるよ
う制御する。
一方伝送レートが標準値より高い状態で伝送したいよう
な場合は、該高伝送レートの信号を出力変換部５に加え
てデータ滞留量の上限を前記に□より大きく、かつ伝送
レートに対応したしきい値ｋ ｏｚ （ｋ Ｈｚはある
可変伝送レートにおける記憶部１のデータ滞留量の上限
を示す一定値）に変更し、またデータ滞留量の下限を前
記に、より小さくかつ伝送レート信号に対応したしきい
値ｋＬ！（ｋＬ２はある可変伝送レートにおける記憶部
ｌのデータ滞留量の下限を示す一定（ｉりに変更し、そ
れぞれを所定のしきい値に設定させるように制御する。
な場合は、該高伝送レートの信号を出力変換部５に加え
てデータ滞留量の上限を前記に□より大きく、かつ伝送
レートに対応したしきい値ｋ ｏｚ （ｋ Ｈｚはある
可変伝送レートにおける記憶部１のデータ滞留量の上限
を示す一定値）に変更し、またデータ滞留量の下限を前
記に、より小さくかつ伝送レート信号に対応したしきい
値ｋＬ！（ｋＬ２はある可変伝送レートにおける記憶部
ｌのデータ滞留量の下限を示す一定（ｉりに変更し、そ
れぞれを所定のしきい値に設定させるように制御する。
そしてこの新しいデータ滞留量の上限しきい値のｋｏｇ
に記憶部１のデータ記憶量が到達したタイミングにおい
て書き込みクロックの送出を一時停止するように制御す
るオバフローフラグを送出させて、Ｃ≦ｋＨ２になる時
点で記憶部１への書き込みを一時停止させるように制御
を行わせる。またデータ滞留量が下限しきい値に減少し
てＣくｋＬ２となる際は、読みだしクロックの送出を一
時停止するように制御するアンダフローフラグを送出さ
せて、Ｃ≧ｌ（ｔ、ｔになるまで記憶部ｌの読みだしク
ロックを一時停止させるように動作をさせる。他方伝送
レートを標準値より低い状態で伝送したいような場合は
、該低伝送レート信号を出力変換部５に加えてオバーフ
ローフラグとアンダフローフラグの発生するアドレス差
を小さくして伝送を行うようにする。
に記憶部１のデータ記憶量が到達したタイミングにおい
て書き込みクロックの送出を一時停止するように制御す
るオバフローフラグを送出させて、Ｃ≦ｋＨ２になる時
点で記憶部１への書き込みを一時停止させるように制御
を行わせる。またデータ滞留量が下限しきい値に減少し
てＣくｋＬ２となる際は、読みだしクロックの送出を一
時停止するように制御するアンダフローフラグを送出さ
せて、Ｃ≧ｌ（ｔ、ｔになるまで記憶部ｌの読みだしク
ロックを一時停止させるように動作をさせる。他方伝送
レートを標準値より低い状態で伝送したいような場合は
、該低伝送レート信号を出力変換部５に加えてオバーフ
ローフラグとアンダフローフラグの発生するアドレス差
を小さくして伝送を行うようにする。
上記したように、出力変換部５に伝送レート信号を入力
して記憶部ｌのデータ滞留を可変するオバーフローフラ
グとアンダフローフラグを発生させ、書き込みアドレス
と読みだしアドレスのアドレス差を変更するようにして
いる。
して記憶部ｌのデータ滞留を可変するオバーフローフラ
グとアンダフローフラグを発生させ、書き込みアドレス
と読みだしアドレスのアドレス差を変更するようにして
いる。
以上の説明から明らかなように本発明によれば、各伝送
レートにおいて、伝送レートに見合った最適品質の映像
の伝送を可能にしている。
レートにおいて、伝送レートに見合った最適品質の映像
の伝送を可能にしている。
従って、パフファメモリ容量が伝送レートに最適な容量
より大きいことから発生する映像の遅延時間の増加、ま
た小さいことから発生する符号化の煩雑な停止や伝送伝
送レートの無効状態の発生を削減することができる。
より大きいことから発生する映像の遅延時間の増加、ま
た小さいことから発生する符号化の煩雑な停止や伝送伝
送レートの無効状態の発生を削減することができる。
である。
図において、
１は記憶部、
２は書き込みアドレス発生部、
３は読みだしアドレス発生部、
４は減算部、
５は出力変換部、
示す。
第１図は本発明の回路構成を示す図、
第２図は従来例の回路構成を示す図、
本発明の回路構成を示す図
従来例の［ｌ！ｌ１ｌａ構威を示す図
画１図
第
図
Claims (1)
- 【特許請求の範囲】 書き込みアドレスにより入力データの書き込みが行われ
かつ読みだしアドレスにより書き込みされた入力データ
の読みだしが行われる記憶部（１）と、前記書き込みア
ドレスを発生する書き込みアドレス発生部（２）と、前
記読みだしアドレスを発生する読みだしアドレス発生部
（３）とを具備することにより、入力データを出力デー
タに変換するものにおいて、 前記書き込みアドレスの値と前記読みだしアドレスの値
の減算を行う減算部（４）と、 前記減算部（４）の減算結果と伝送レート信号とを入力
し、この伝送レート信号の状態にもとずきオーバフロー
フラグ及びアンダフローフラグの発生タイミングを変更
する出力変換部（５）とを設け、前記伝送レート信号を
変更して前記記憶部（１）の記憶容量を自動的に変更で
きるようにしたことを特徴とする伝送レート可変式画像
符号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20242689A JPH0832034B2 (ja) | 1989-08-03 | 1989-08-03 | 伝送レート可変式画像符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20242689A JPH0832034B2 (ja) | 1989-08-03 | 1989-08-03 | 伝送レート可変式画像符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0365875A true JPH0365875A (ja) | 1991-03-20 |
| JPH0832034B2 JPH0832034B2 (ja) | 1996-03-27 |
Family
ID=16457317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20242689A Expired - Lifetime JPH0832034B2 (ja) | 1989-08-03 | 1989-08-03 | 伝送レート可変式画像符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832034B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06253277A (ja) * | 1991-05-23 | 1994-09-09 | American Teleph & Telegr Co <Att> | 可変ビット・レート・チャネルに対するバッファを制御する方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148987A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | フレ−ム間符号化モ−ド制御方式 |
-
1989
- 1989-08-03 JP JP20242689A patent/JPH0832034B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148987A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | フレ−ム間符号化モ−ド制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06253277A (ja) * | 1991-05-23 | 1994-09-09 | American Teleph & Telegr Co <Att> | 可変ビット・レート・チャネルに対するバッファを制御する方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832034B2 (ja) | 1996-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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