JP2002073538A - データ処理回路及びそれを用いた電子機器並びに制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 記憶メモリに格納されているデータ量に応じ
て、データ転送で転送するデータの転送長を調整するこ
と。 【解決手段】 １データの書き込み後、書き込みポイン
タはインクリメントされる。ＲＥＡＤ ＤＡＴＡを読み
出す。読み出し後読み出しポインタはインクリメントさ
れる。書き込みポインタと読み出しポインタの差の絶対
値を演算することにより、ＦＩＦＯ１ｂのステータスを
出力する。例えば、差の絶対値が０の場合は１ｂ：Ｅｍ
ｐｔｙ信号を出力し、差の絶対値がＦＩＦＯ容量１２８
の８０％以上の場合は１ｂ＜２０％信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの入力、処
理、出力を行うと共に、バスとの間でのデータ転送を行
うための一時的な記憶メモリを有し、バス上に接続され
るデータ処理回路及びそれを用いた電子機器並びに制御
方法に関するものである。

【０００２】

【従来の技術】近年、ＣＣＤ等の固体撮像装置の小型
化、省電力化およびＬＳＩの高集積化、高機能化、低消
費電力化などの技術の進展に伴い、ディジタルスチルカ
メラに代表される高機能・高性能な画像処理装置が一般
に利用されるようになった。さらには、携帯電話機能を
内蔵した携帯型テレビ電話端末やカメラを内蔵したノー
ト型ＰＣ等も開発されている。このような画像装置にお
いては、処理すべきデータは主に画像データであり、特
に表示部のように、画像データを格納したメモリからの
平均データ転送量は多くないが、データ転送のピーク時
にメモリからのデータの取りこぼしの許されないリアル
タイムのデータ転送を必要とするデータ処理部と、画像
圧縮・伸長部のように平均データ転送量が多いが必ずし
もリアルタイムのデータ転送は必要ではなく、平均とし
て必要なデータ転送が行われればよいようなデータ処理
部が混在しており、かつこれらのデータ処理部が同時動
作している。

【０００３】また、画像データのリアルタイム転送にお
いては、ピーク時（アクティブ時）のデータ転送量とピ
ーク時以外（ブランキング時）のデータ転送量の差が極
めて大きいため、データ転送レートを平均化するために
ＦＩＦＯを設ける場合がある。この場合、データ転送路
全体のデータ転送レート（バンド幅）を平均転送レート
に合わせるためには巨大なＦＩＦＯの容量を必要とす
る。

【０００４】通常、データ転送路のバンド幅はデータ幅
と動作周波数の積に比例しているため、バンド幅を保ち
つつＦＩＦＯの容量を小さくするためにはバンド幅を大
きく取る必要があり、従来技術では装置全体を高い動作
周波数で動作させるか、データ幅を拡大する必要があっ
た。

【０００５】あるいは従来技術においては、限られたデ
ータ転送路のバンド幅を各モジュールに割り当てるため
の調停方式を工夫して、リアルタイムのデータ転送にリ
アルタイムではないデータ転送よりも高いプライオリテ
ィを与えるような制御を行うことによりリアルタイムの
データ転送を保証していた。

【０００６】

【発明が解決しようとする課題】しかしながら、従来技
術の巨大なＦＩＦＯを備える方式では回路規模が増大す
るため、装置の消費電力、コストが増大するという問題
があった。

【０００７】また、リアルタイム性を保証するために装
置全体を高い動作周波数で動作させる場合には、装置全
体の消費電力が増大するため、特に電池駆動のような携
帯型の画像処理装置には適さないという問題点があっ
た。

【０００８】さらに、リアルタイムのデータ転送にリア
ルタイムではないデータ転送よりも高いプライオリティ
を与えるような制御を行うための調停方式は複雑であ
り、調停装置の設計および動作検証が困難であると同時
に調停装置の規模が大きくなるという問題点があった。

【０００９】本発明は以上の問題点に鑑みてなされたも
のであり、記憶メモリに格納されているデータ量に応じ
て、データ転送で転送するデータの転送長を調整するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明の目的を達成する
ために、例えば本発明のデータ処理回路は以下の構成を
備える。すなわち、データの入力、処理、出力を行うと
共に、バスとの間でのデータ転送を行うための一時的な
記憶メモリを有し、バス上に接続されるデータ処理回路
であって、前記記憶メモリに格納されているデータ量を
検出する検出手段と、該検出手段で検出したデータ量に
応じて、前記データ転送で転送するデータの転送長を調
整する調整手段とを備える。

【００１１】本発明の目的を達成するために、例えば本
発明の電子機器は以下の構成を備える。すなわち、上述
のデータ処理回路を複数備える。

【００１２】

【発明の実施の形態】以下添付図面を用いて、本発明を
好適な実施形態に従って詳細に説明する。

【００１３】図１は本実施形態としての携帯型テレビ電
話端末の内部構成を示すブロック図である。ブロック間
を結合する線の表記は、データ系の接続を太い実線で図
示し、制御系の接続を細い実線で図示した。ただし、す
べての接続が図示されているわけではなく、説明に必要
な代表的な接続のみを図示した。

【００１４】主要なブロックとして、画像取り込みに関
わる画像取り込みコントローラ（Ｃａｐｔｕｒｅ Ｃｏ
ｎｔｒｏｌｌｅｒ）１、画像処理に関わる信号処理プロ
セッサ（Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）２、画像
表示に関わる表示コントローラ（Ｄｉｓｐｌａｙ Ｃｏ
ｎｔｒｏｌｌｅｒ）３、画像メモリ制御のメモリコント
ローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）４、全
体制御に関わるＣＰＵ５からなる。

【００１５】次に、本実施形態における携帯型テレビ電
話端末の動作を説明するために、各ブロックの動作を説
明する。

【００１６】まずレンズモジュール６に入力された画像
がＣＣＤ７に結像する。レンズモジュール６はレンズ、
オートアイリスのための駆動系、オートフォーカスのた
めの駆動系等からなる。駆動系の制御はＣＰＵ５からの
不図示の制御信号によって行われる。ＣＣＤ７に結像し
た画像データは前処理モジュール（ＣＤＳ・ＡＧＣ）８
に入力される。本実施形態においては、ＣＣＤ７の取り
込む有効画素数は６４０×４８０画素（ＶＧＡ相当）で
ある。前処理モジュール８はＣＤＳ（相関二重サンプリ
ング）およびＡＧＣ（自動利得制御）からなる。また、
ＣＣＤ７および前処理モジュール８に対するクロックお
よびタイミング信号はタイミング生成回路９（ＴＧ）よ
り供給される。前処理を行った画像データはＡＤ変換器
（ＡＤＣ）１０により１０ビットのディジタルデータに
変換されて、タイミング生成回路１１（ＳＧ）により生
成されるピクセルクロックに同期して画像取り込みコン
トローラ１に入力される。

【００１７】画像取り込みコントローラ１に入力された
画像データは、まず取り込み回路１ａによって取り込ま
れ、直ちに有効画素データのみがＦＩＦＯ１ｂに書き込
まれる。

【００１８】バスインターフェース回路（ＢＵＳ Ｉ
Ｆ）１ｃはＦＩＦＯ１ｂがＥｍｐｔｙでない状態を検知
すると、メインバスＭＢ上に書き込みのバストランザク
ションを発生し、メモリコントローラ４にＦＩＦＯ１ｂ
から読み出したデータを転送する。バストランザクショ
ンはデータ転送を行うための転送先開始アドレスおよび
データ長送出（アドレス・フェーズ）と転送すべきデー
タ送出（データ・フェーズ）の２つのフェーズからな
る。

【００１９】なお、バスインターフェース回路１ｃは通
常画像取り込みクロック（Ｌａｔｃｈ Ｃｌｏｃｋ）と
は非同期のバスクロックで動作している。したがって、
ＦＩＦＯ１ｂの読み出しクロックは、書き込みクロック
とは非同期であり、ＦＩＦＯ１ｂはこの非同期データ転
送を緩衝するための目的にも用いられる。

【００２０】メインバスＭＢには、他にもバストランザ
クションを発生するバスマスターが複数接続されている
（信号処理プロセッサ２、表示コントローラ３、ＣＰＵ
５）ので、同時に複数のバストランザクションが発生す
る可能性がある。バスアービタ１２は、１度に１つだけ
のバスマスタがバストランザクションを発生できるよう
にバスを調停する。

【００２１】メモリコントローラ４は、バスインターフ
ェース回路（ＢＵＳ ＩＦ）４ａにおいてバストランザ
クションを受信し、データおよびデータを格納すべきメ
モリアドレスを一時バッファ（ＢＵＦＦＥＲ）４ｂに書
き込む。ＳＤＲＡＭインターフェース回路（ＳＤＲＡＭ
ＩＦ）４ｃはＳＤＲＡＭ１３への制御信号を出力する
とともに、バッファ４ｂに格納されたアドレス、データ
をＳＤＲＡＭ１３に対して出力する。ここで、メモリア
ドレスはバストランザクションのアドレス・フェーズに
おいて得られたアドレスから生成されるのである。ＳＤ
ＲＡＭインターフェース４ｃは前記アドレスから始まる
連続アドレスに対して、同じくアドレス・フェーズにお
いて得られたデータ長分のメモリアクセスを連続的に、
すなわちバースト転送を用いて行う。

【００２２】画像メモリとしてはＳＤＲＡＭ１３が接続
されている。バスインターフェース回路４ａ、バッファ
４ｂ、ＳＤＲＡＭインターフェース回路４ｃ、及びＳＤ
ＲＡＭ１３はすべてバスクロックに同期して動作する。

【００２３】次に、信号処理プロセッサ２は読み出しの
ためのバストランザクションを発生し、バスクロックで
動作するバスインターフェース回路２ａによって画像メ
モリ（ＳＤＲＡＭ１３）から画像データを読み出す。読
み出されたデータはバスクロックに同期して双方向ＦＩ
ＦＯ２ｂに書き込まれる。ＤＳＰ２ｃはバスクロックと
は異なるクロック（ＤＳＰクロック）で動作しており、
ＤＳＰクロックに同期して双方向ＦＩＦＯ２ｂのデータ
にアクセスして、カラーマトリクス処理によりＹＣ分離
を行い、続いて色補正、エッジ強調、ホワイトバランス
調整、ガンマ補正などの処理を行う。このようにして得
られた画像データは、表示に用いられるほか画像圧縮に
も用いられる。例として表示用に用いる場合は、表示コ
ントローラ３が読み出せるように、バスインターフェー
ス回路２ａを起動して書き込みのバストランザクション
を発生し、ＳＤＲＡＭ１３にデータ（ＤＳＰ２ｃにより
処理された画像データ）を転送する。

【００２４】信号処理プロセッサ２においても、バスト
ランザクションはデータ転送を行うための転送先開始ア
ドレスおよびデータ長送出（アドレス・フェーズ）と転
送すべきデータ送出（データ・フェーズ）の２つのフェ
ーズからなる。但し、アドレス・フェーズにおいては、
読み出しか書き込みかを示す信号も合わせて送出され
る。

【００２５】次に、本実施形態における携帯型テレビ電
話端末におけるそれぞれの動作モードについて説明す
る。動作モードとしては、ＥＶＦモード、撮影モード、
再生モード、テレビ電話モードがある。

【００２６】ＥＶＦモードにおいては、上述した動作を
毎フレーム毎に繰り返すことによって、連続したフレー
ムを画像メモリに取り込む。信号処理プロセッサ２が取
り込み、格納する画像メモリ上の領域としては、同一領
域を上書きする動作でよい。そして表示コントローラ３
は、信号処理プロセッサ２が上書きした前記領域より画
像データを読み出すことにより、表示データを得る。

【００２７】表示コントローラ３は読み出しのためのバ
ストランザクションを発生し、バスクロックで動作する
バスインターフェース回路３ａによって画像メモリから
表示データを読み出す。次に、このデータをバスクロッ
クに同期してＦＩＦＯ３ｂの書き込みポートに入力す
る。ＮＴＳＣのモニターや液晶ディスプレイに代表され
るように、一般に表示装置は画面を絶え間なくリフレッ
シュする必要があるため、有効画面期間中はあるピクセ
ルクロックで動作し続けなければならない。そのためバ
スインターフェース回路３ａは、ＦＩＦＯ３ｂがフル状
態になるまで上述のデータを読み出し続ける。

【００２８】次に、読み出し回路３ｃは表示ピクセルク
ロックに同期してＦＩＦＯ３ｂよりデータを読み出し、
ＮＴＳＣエンコーダ３ｄに送出する。ＦＩＦＯ３ｂより
読み出されたデータはＮＴＳＣエンコーダ３ｄによって
ＮＴＳＣフォーマットに変換され、ＤＡコンバータ（Ｄ
ＡＣ）１４によってアナログ信号に変換され、その後に
ＮＴＳＣモニタ１５によって表示される。

【００２９】上記の動作をフレームごとに連続すること
により、ＥＶＦモードの動作となる。

【００３０】次に、撮影モードの動作を説明する。撮影
モードでは１フレーム分の画像を取り込んだ後、該デー
タをＪＰＥＧ圧縮して外部記憶装置等に記録する。なお
この外部記憶装置は、ハードディスク等の装置、フロッ
ピー（登録商標）ディスクやＣＤ−ＲＯＭなどの記憶媒
体、もしくはこの記憶媒体を読み込む装置をも含む。

【００３１】まず、スイッチ群１６のうちの１つはシャ
ッターボタンであり、該ボタンの押下がＣＰＵ５によっ
て検出されると、ＣＰＵ５は不図示の制御信号により画
像取り込みコントローラ１に対し、次の１フレームを取
り込み終わったら以降のフレームは取り込まないように
指示する。同様に、信号処理プロセッサ２に対し、次の
１フレームは画像圧縮処理を行うことを通知する。

【００３２】画像取り込みコントローラ１はＥＶＦモー
ドの場合とは異なり、１フレーム取り込んで画像メモリ
にデータ転送を行い終わると一時停止する。信号処理プ
ロセッサ２は取り込まれたデータを読み出して、表示デ
ータを生成した場合とまったく同様にＹＣ分離、色補
正、エッジ強調、ホワイトバランス調整、ガンマ補正等
の画像処理を行った後、直ちに該データに対して、ＤＣ
Ｔ演算処理、量子化処理、可変長符号化処理などを施し
て得た符号データを、画像メモリ内の表示用データ領域
とは別の領域に書き込む。

【００３３】ＣＰＵ５は前記符号データを読み出し、必
要なマーカー等を付加してＪＰＥＧデータとした後に、
メモリカード（Ｍｅｍｏｒｙ Ｃａｒｄ）１７に格納す
る。１フレーム分のデータの格納が終了すると、ＣＰＵ
５は画像取り込みコントローラ１に対して、取り込み再
開を通知する。

【００３４】なお、メモリカード１７に格納されたデー
タはホストインターフェースとなるコミュニケーション
回路（Ｃｏｍｍｕｎｉｃａｔｉｏｎ）１８によりパーソ
ナルコンピュータ等からアクセスすることが可能であ
る。本実施形態においてはコミュニケーション回路１８
はシリアルインターフェース、ＵＳＢ、ＩｒＤＡおよび
携帯電話モジュールなどからなる。

【００３５】次に再生モードの動作を説明する。再生モ
ードでは、画像取り込みコントローラ１は停止してい
る。ＣＰＵ５はメモリカード１７に格納された、符号化
された圧縮データを読み出してＳＤＲＡＭ１３に書き込
む。信号処理プロセッサ２は、符号データをＳＤＲＡＭ
１３より読み出して、復号化、逆量子化、逆ＤＣＴ変換
等の画像伸長処理を行って、表示可能な画像データとし
たのちに再びＳＤＲＡＭ１３に書き戻す。表示コントロ
ーラ３は前記表示可能データをＳＤＲＡＭ１３より読み
出して表示動作を行う。

【００３６】次に、テレビ電話モードの動作を説明す
る。撮影モードでは、１フレーム取り込んだ後に画像取
り込みコントローラ１は一時停止したが、テレビ電話モ
ードでは、取り込みを中断せずに次々に連続するフレー
ムを取り込む。取り込まれた画像は撮影モードと同様の
処理によって信号処理プロセッサ２によって画像処理お
よび画像圧縮・符号化を施され、ＳＤＲＡＭ１３に書き
込まれる。書き込まれた符号データは、ＣＰＵ５により
読み出され所定のマーカー挿入等を行ったのちにコミュ
ニケーション回路１８の携帯電話モジュールによって電
話回線を通じて通話相手に対して転送される。

【００３７】一方、電話回線を通じて通話相手より受信
した符号データは、コミュニケーション回路１８からＣ
ＰＵ５を経由してＳＤＲＡＭ１３に書き込まれる。信号
処理プロセッサ２は、符号データをＳＤＲＡＭ１３より
読み出して、復号化、逆量子化、逆ＤＣＴ変換等の画像
伸長処理を行って表示可能な画像データとしたのちに再
びＳＤＲＡＭ１３に書き戻す。表示コントローラ３は前
記表示可能データをＳＤＲＡＭ１３より読み出して表示
動作を行う。以上のようにして、自画像を通話相手に電
送すると同時に相手画像を自端末に表示する。

【００３８】動作モードの変更は、ユーザによるスイッ
チ群１６の操作によって行われる。スイッチの構成は様
々な例が考えられるが、本実施形態ではダイアルと押し
ボタンにより構成する。ダイアルの回転により動作モー
ドの候補が順次更新され、押しボタンの押下により候補
が選択される。選択のイベントによりＣＰＵ５に割り込
みが発生する。ＲＯＭ１９に格納された割り込み処理ル
ーチンは動作モード変更ルーチンをコールする。

【００３９】動作モード変更ルーチンでは新たに選択さ
れた動作モードを読み取り、読み取られた動作モードに
対応して各モジュールの設定を行う。

【００４０】次にバスインターフェース回路１ｃ，２
ａ，３ａの動作を説明する。バスインターフェース回路
２ａはリードとライト動作を行うので、これを例として
説明する。バスインターフェース回路１ｃはライト動作
のみ、３ａはリード動作のみを行う。

【００４１】図２はバスインターフェース回路２ａの内
部構成を示す図である。バス要求および転送長生成部２
ａ１にはＦＩＦＯ２ｂが出力するＦＩＦＯポインタース
テータス信号２０２が入力され、ＦＩＦＯ２ｂのステー
タスに応じてバス転送要求信号（Ｂｕｓ Ｒｅｑｕｅｓ
ｔ）２０６、６ビットの転送長信号（Ｌｅｎｇｔｈ
［５：０］）２０８、ライトインジケータ信号（Ｗｒｉ
ｔｅ）２１０、及びバス使用信号（Ｂｕｓ Ｂｕｓｙ）
２０９を出力する。

【００４２】バス要求信号２０６はデータ転送要求を示
し、ライト時はＦＩＦＯ２ｂが空でない限り出力され、
リード時はＦＩＦＯ２ｂがフルでない限り出力される。
バス要求信号２０６とバス使用信号２０９はバスアービ
タ１２に接続されており、バスアービタ１２は要求を出
しているバスマスタを検出し、ラウンドロビン等の単純
な調停方式によってバス使用権を与えるマスタに対して
バス許可信号（ＢｕｓＧｒａｎｔ）２０７を出力する。
なお、バス許可信号は、いずれのマスタもバス使用信号
をアサートしていないときに出力される。バス許可信号
を与えられたマスタは直ちにバス使用信号をアサートす
ることにより、バスアービタ１２に対してバス使用許可
権を獲得したことを通知する。

【００４３】転送長信号２０８は転送データ長を２進表
現したものであり、例えば転送長が８の場合、転送長信
号２０８は”００１０００”となる。また、ライトイン
ジケータ信号２１０にはライト時に”１”、リード時に
は”０”が出力される。この転送長信号２０８により、
転送データ長を調整することができる。

【００４４】アドレス生成部２ａ２は、ＣＰＵ５から入
力されるアドレス設定信号２０１に応じて開始アドレス
が設定され、メインバスＭＢへの３２ビットアドレス出
力（Ａｄｄｒｅｓｓ［３１：０］）２０５を生成する。
また、１トランザクション毎にバス要求および転送長生
成部２ａ１からのアドレスインクリメント信号（Ｉｎ
ｃ）および転送長信号２０８が入力され、次の転送のた
めのアドレスを生成する。

【００４５】データ入出力部２ａ３はバス要求および転
送長生成部２ａ１からの転送開始信号（Ｓｔａｒｔ）
と、ライトインジケータ信号２１０を受けて、ＦＩＦＯ
２ｂとメインバスＭＢ間のデータ転送（ＦＩＦＯ２ｂと
データ入出力部２ａ３間では、ＦＩＦＯデータ［３１：
０］、データ入出力部２ａ３とメインバスＭＢ間では、
Ｄａｔａ［３１：０］）を実行する。データライト時
（ライトインジケータ信号２１０が”１”）は、メイン
バスＭＢからのデータストローブ信号（ＤａｔａＳｔｒ
ｏｂｅ）２１１に応じてＦＩＦＯ制御信号２０３を駆動
してＦＩＦＯ２ｂから３２ビットのＦＩＦＯデータ２０
４を取り出し、メインバスＭＢ上に３２ビットデータ
（Ｄａｔａ［３１：０］）２１２を出力する。

【００４６】一方、データリード時（ライトインジケー
タ信号２１０が”０”）は、データストローブ信号２１
１に応じてメインバスＭＢ上のデータ２１２を取り込
み、ＦＩＦＯ制御信号２０３を駆動してＦＩＦＯ２ｂへ
データ２０４を書き込む。

【００４７】図３は、バスインターフェース回路２ａの
メインバスＭＢ上の信号のタイミングを示したタイミン
グ図である。すべての信号はバスクロック（Ｂｕｓ Ｃ
ｌｏｃｋ）の立ち上がりエッジに同期して動作する。ま
ずバス要求信号２０６をアサートすると、次のサイクル
でバスアービタ１２からのバス許可信号２０７がアサー
トされる。バスインターフェース回路２ａは直ちにバス
使用信号２０９をアサートすると同時に、転送開始アド
レス（ａｄｄｒ０）をアドレス信号２０５上に出力し、
転送長信号２０８として４、すなわち”０００１００”
を出力する。

【００４８】また、最初の転送はライト転送なのでライ
トインジケータ信号２１０に“１”を出力するとともに
データ０を出力する。次のサイクルからバススレーブで
あるメモリコントローラ４からのデータストローブ２１
１が４クロック間連続的に入力されるので、これに応じ
て出力データを１，２，３のように変化させる。データ
ストローブ信号２１１が４クロックサイクル間アサート
されると当バストランザクションでのデータ転送は終了
し、バス使用信号２０９がネゲートされる。

【００４９】次にリード要求が発生すると、バスインタ
ーフェース回路２ａは再びバス要求信号２０６をアサー
トする。アービタ１２からのバス許可信号２０７を受信
すると、データ２１２、アドレス信号２０５および転送
長信号２０８を出力する。転送長は８であるので、”０
０１０００”がドライブされる。また今回はリード要求
であるので、ライトインジケータ信号２１０には“０”
が出力される。そしてメモリコントローラ４からのデー
タ受信待ちになる。メモリコントローラ４はメモリ（Ｓ
ＤＲＡＭ１３）からのデータをリードした後に、メイン
バスＭＢにデータを出力するとともにデータストローブ
信号２１１をアサートする。バスインターフェース回路
２ａはデータストローブ信号２１１のアサートを８クロ
ックサイクル分検知するとともに、８個のデータを読み
込むことになる。

【００５０】次に、各々のポインタステータス信号２０
２の意味するところを、ＦＩＦＯ１ｂの内部構成例であ
るブロック図（図４）、ＦＩＦＯ２ｂの内部構成例であ
るブロック図（図５）、ＦＩＦＯ３ｂの内部構成例であ
るブロック図（図６）を用いて説明する。

【００５１】ＦＩＦＯ１ｂは図４に示すように、同期型
デュアルポートＳＲＡＭ（ＤｕａｌＰｏｒｔ ＳＲＡ
Ｍ）１ｂ０、書き込み制御回路（Ｗｒｉｔｅ Ｃｏｎｔ
ｒｏｌ）１ｂ１、書き込みアドレス生成（ポインタ生
成）回路（Ｗｒｉｔｅ Ｐｏｉｔｅｒ）１ｂ２、読み出
し制御回路（Ｒｅａｄ Ｃｏｎｔｒｏｌ）１ｂ３、読み
出しアドレス生成（ポインタ生成）回路（Ｒｅａｄ Ｐ
ｏｉｎｔｅｒ）１ｂ４およびポインタステータス生成回
路（Ｐｏｉｎｔｅｒ Ｓｔａｔｕｓ）１ｂ５よりなる。
同期型デュアルポートＳＲＡＭ１ｂ０は、例えば１２８
（ＷＯＲＤ）×８（ＢＩＴ）のデュアルポートＳＲＡＭ
であり、取り込み回路１ａよりの書き込み有効信号ｗｒ
ｉｔｅ ｅｎが入力されるとＣＣＤ７のピクセルクロッ
クｃｃｄ ｃｌｋに同期してＣＣＤ７からの画像データ
であるＷＲＩＴＥ ＤＡＴＡが書き込みアドレス生成
（ポインタ生成）回路１ｂ２の生成するアドレスに書き
込まれる。１データの書き込み後、書き込みアドレス生
成（ポインタ生成）回路１ｂ２が生成した書き込みポイ
ンタはインクリメントされる。

【００５２】読み出し動作は、バスインターフェース回
路１ｃからの読み出し有効信号ｒｅａｄ ｅｎが入力さ
れると、バスクロックｂｕｓ ｃｌｋに同期して読み出
しアドレス生成（ポインタ生成）回路１ｂ４の生成する
ポインタの示すアドレスからＲＥＡＤ ＤＡＴＡを出力
するのでこれを読み出す。読み出し後読み出しポインタ
はインクリメントされる。

【００５３】ポインタステータス回路１ｂ５は、上述の
書き込みポインタと読み出しポインタの差の絶対値を演
算することにより、ＦＩＦＯ１ｂのステータスを出力す
る。例えば、差の絶対値が０の場合はＦＩＦＯ１ｂが空
であることを示すので１ｂ：Ｅｍｐｔｙ信号を出力し、
差の絶対値がＦＩＦＯ容量１２８の８０％以上の場合は
ＦＩＦＯ１ｂの有効データがＦＩＦＯ容量の２０％以下
であることを示すので１ｂ＜２０％信号を出力する。同
様に、ＦＩＦＯ１ｂの有効データが２０％から４０％の
間の場合は１ｂ＞２０％信号を出力し、４０％から６０
％の間の場合は１ｂ＞４０％信号を出力し、６０％以上
の場合は１ｂ＞６０％信号を出力する。

【００５４】ＦＩＦＯ２ｂは図５に示すように、バスイ
ンターフェース回路２ａからＤＳＰ２ｃ方向のＦＩＦＯ
５０１と逆向きのＦＩＦＯ５０２の組み合わせとして実
現される。

【００５５】バスインターフェース回路２ａからＤＳＰ
２ｃ方向のＦＩＦＯ５０１は、同期型デュアルポートＳ
ＲＡＭ２ｂ０、書き込み制御回路２ｂ１、書き込みアド
レス生成（ポインタ生成）回路２ｂ２、読み出し制御回
路２ｂ３、読み出しアドレス生成（ポインタ生成）回路
２ｂ４およびポインタステータス生成回路２ｂ５よりな
る。

【００５６】一方ＤＳＰ２ｃからバスインターフェース
回路２ａ向きのＦＩＦＯ５０２は、同期型デュアルポー
トＳＲＡＭ２ｂ６、書き込みアドレス生成（ポインタ生
成）回路２ｂ７、読み出しアドレス生成（ポインタ生
成）回路２ｂ８、書き込み制御回路２ｂ９、読み出し制
御回路２ｂ１０およびポインタステータス生成回路２ｂ
１１よりなる。

【００５７】同期型デュアルポートＳＲＡＭ２ｂ０は例
えば、１２８（ＷＯＲＤ）×８（ＢＩＴ）のデュアルポ
ートＳＲＡＭであり、バスインターフェース回路２ａよ
りの書き込み有効信号ｗｒｉｔｅ ｅｎが入力される
と、バスクロックｂｕｓ ｃｌｋに同期してバス転送デ
ータであるＷＲＩＴＥ ＤＡＴＡが書き込みアドレス生
成（ポインタ生成）回路２ｂ２の生成するアドレスに書
き込まれる。

【００５８】データ書き込み後、書き込みポインタはイ
ンクリメントされる。読み出し動作は、ＤＳＰ２ｃから
の読み出し有効信号ｒｅａｄ ｅｎが入力されるとＤＳ
Ｐクロックｄｓｐ ｃｌｋに同期して読み出しアドレス
生成（ポインタ生成）回路２ｂ４の生成するポインタの
示すアドレスからＲＥＡＤ ＤＡＴＡを出力するのでこ
れを読み出す。読み出し後読み出しポインタはインクリ
メントされる。ポインタステータス回路２ｂ５は書き込
みポインタと読み出しポインタの差の絶対値を演算する
ことにより、ＦＩＦＯ２ｂのステータスを出力する。例
えば、差の絶対値が１２８の場合はＦＩＦＯ２ｂが空で
あることを示すので、２ｂ＿ｒ：Ｆｕｌｌ信号を出力
し、差の絶対値がＦＩＦＯ容量１２８の２０％以下の場
合はＦＩＦＯ２ｂの有効データがＦＩＦＯ容量の８０％
以上であることを示すので２ｂ＿ｒ＞８０％信号を出力
する。同様に、ＦＩＦＯ２ｂの有効データが８０％から
６０％の間の場合は２ｂ＿ｒ＜６０％信号を出力し、６
０％から４０％の間の場合は２ｂ＿ｒ＜６０％信号を出
力し、４０％以下の場合は２ｂ＿ｒ＜４０％信号を出力
する。

【００５９】同期型デュアルポートＳＲＡＭ２ｂ６は、
例えば１２８（ＷＯＲＤ）×８（ＢＩＴ）のデュアルポ
ートＳＲＡＭであり、ＤＳＰ２ｃからの書き込み有効信
号ｗｒｉｔｅ ｅｎが入力されるとにＤＳＰクロックＤ
ＳＰ ｃｌｋに同期してバス転送データであるＷＲＩＴ
Ｅ ＤＡＴＡが書き込みアドレス生成（ポインタ生成）
回路２ｂ７の生成するアドレスに書き込まれる。データ
書き込み後、書き込みポインタはインクリメントされ
る。読み出し動作は、バスインターフェース回路２ａか
らの読み出し有効信号ｒｅａｄ ｅｎが入力されるとバ
スクロックｂｕｓｃｌｋに周期して読み出しアドレス生
成（ポインタ生成）回路２ｂ８の生成するポインタの示
すアドレスからＲＥＡＤ ＤＡＴＡを出力するのでこれ
を読み出す。読み出し後読み出しポインタはインクリメ
ントされる。ポインタステータス回路２ｂ１１は書き込
みポインタと読み出しポインタの差の絶対値を演算する
ことにより、ＦＩＦＯ２ｂのステータスを出力する。例
えば、差の絶対値が０の場合はＦＩＦＯ２ｂが空である
ことを示すので２ｂ＿ｗ：Ｅｍｐｔｙ信号を出力し、差
の絶対値がＦＩＦＯ容量１２８の８０％以上の場合はＦ
ＩＦＯ２ｂの有効データがＦＩＦＯ容量の２０％以下で
あることを示すので２ｂ＿ｗ＜２０％信号を出力する。
同様に、ＦＩＦＯ２ｂの有効データが２０％から４０％
の間の場合は２ｂ＿ｗ＞２０％信号を出力し、４０％か
ら６０％の間の場合は２ｂ＿ｗ＞４０％信号を出力し、
６０％以上の場合は２ｂ＿ｗ＞６０％信号を出力する。

【００６０】ＦＩＦＯ３ｂは図６に示すように、同期型
デュアルポートＳＲＡＭ３ｂ０、書き込み制御回路３ｂ
１、書き込みアドレス生成（ポインタ生成）回路３ｂ
２、読み出し制御回路３ｂ３、読み出しアドレス生成
（ポインタ生成）回路３ｂ４およびポインタステータス
生成回路３ｂ５よりなる。同期型デュアルポートＳＲＡ
Ｍ３ｂ０は例えば１２８（ＷＯＲＤ）×８（ＢＩＴ）の
デュアルポートＳＲＡＭであり、バスインターフェース
回路３ａよりの書き込み有効信号ｗｒｉｔｅ ｅｎが入
力されるとバスクロックｂｕｓ ｃｌｋに同期してバス
転送データであるＷＲＩＴＥ ＤＡＴＡが書き込みアド
レス生成（ポインタ生成）回路３ｂ２の生成するアドレ
スに書き込まれる。データ書き込み後、書き込みポイン
タはインクリメントされる。読み出し動作は、読み出し
回路３ｃからの読み出し有効信号ｒｅａｄ ｅｎが入力
されると表示クロックｄｉｓｐ ｃｌｋに同期して読み
出しアドレス生成（ポインタ生成）回路３ｂ４の生成す
るポインタの示すアドレスからＲＥＡＤ ＤＡＴＡを出
力するのでこれを読み出す。読み出し後読み出しポイン
タはインクリメントされる。ポインタステータス回路３
ｂ５は書き込みポインタと読み出しポインタの差の絶対
値を演算することにより、ＦＩＦＯ３ｂのステータスを
出力する。例えば、差の絶対値が１２８の場合はＦＩＦ
Ｏ３ｂが空であることを示すので３ｂ：Ｆｕｌｌ信号を
出力し、差の絶対値がＦＩＦＯ容量１２８の２０％以下
の場合はＦＩＦＯ３ｂの有効データがＦＩＦＯ容量の８
０％以上であることを示すので３ｂ＞８０％信号を出力
する。同様に、ＦＩＦＯ３ｂの有効データが８０％から
６０％の間の場合は３ｂ＜６０％信号を出力し、６０％
から４０％の間の場合は３ｂ＜６０％信号を出力し、４
０％以下の場合は３ｂ＜４０％信号を出力する。

【００６１】ＦＩＦＯステータス１ｂ及び２ｂ＿ｗは夫
々のＦＩＦＯ内の有効データが少ないほどバスの転送能
力に余裕があることを示している。一方ＦＩＦＯステー
タス２ｂ＿ｒ及び３ｂは空き容量がある限りデータを先
読みするため、夫々のＦＩＦＯがＦＵＬＬに近いほどバ
スの転送能力に余裕があることを示す。

【００６２】次に、夫々のＦＩＦＯのポインタステータ
ス信号に応じて夫々のバスインターフェース回路が出力
する転送長信号がどのように生成されるかを、バスイン
ターフェース回路２ａを例にとって説明する。

【００６３】まずライト転送については、２ｂ＿ｗステ
ータスがＥｍｐｔｙである間はデータ転送は始まらな
い。２ｂ＿ｗステータスが示すＦＩＦＯ２ｂのステータ
スがＥｍｐｔｙでなくなると、２ｂ＿ｗ＜２０％ステー
タスがアサートされる。バス要求および転送長生成部２
ａ１はバス要求信号２０６をアサートし、バス許可信号
２０７を受け取ったならば転送長信号２０８として”０
００００１”すなわち転送長＝１を出力する。２ｂ＿ｗ
＞２０％ステータスがアサートされた場合は転送長＝
２、２ｂ＿ｗ＞４０％ステータスがアサートされた場合
は転送長＝４、２ｂ＿ｗ＞６０％ステータスがアサート
された場合は転送長＝８を出力する。すなわち、書き込
みのためのＦＩＦＯ２ｂの空き容量が減少するに伴っ
て、転送長が大きくなるように調整する。このようにす
ることで、ＦＩＦＯ２ｂに多くのデータが蓄積したとき
ほど早くデータを出力することができる。

【００６４】一方、リード転送では、２ｂ＿ｒステータ
スがＦＵＬＬである間はデータ転送は始まらない。ＦＵ
ＬＬでなくなると２ｂ＿ｒ＞８０％ステータスがアサー
トされる。バス要求および転送長生成部２ａ１はバス要
求信号２０６をアサートし、バス許可信号２０７を受け
取ったならば転送長信号２０８として”０００００１”
すなわち転送長＝１を出力する。２ｂ＿ｒ＜８０％ステ
ータスがアサートされた場合は転送長＝２、２ｂ＿ｒ＜
６０％ステータスがアサートされた場合は転送長＝４、
２ｂ＿ｒ＜４０％ステータスがアサートされた場合は転
送長＝８を出力する。すなわち、読み出しのためのＦＩ
ＦＯ２ｂの空き容量が減少するに伴って、転送長が大き
くなるように調整する。このようにすることで、ＦＩＦ
Ｏ２ｂの空き容量の減少を抑えることができる。

【００６５】以上で述べたＦＩＦＯ２ｂステータスと転
送長の対応をまとめて図７に示す。

【００６６】バスインターフェース回路１ｃ、３ａに関
しても全く同様にＦＩＦＯポインターステータス信号と
転送長信号２０８の対応付けが可能である。よって、Ｆ
ＩＦＯステータス信号１ｂと転送長との対応を図８に、
ＦＩＦＯステータス信号３ｂと転送長との対応を図９に
示す。

【００６７】なお、図７，８，９に示したＦＩＦＯポイ
ンターステータス信号２０２と転送長信号２０８の対応
付けのテーブルはＲＯＭ１９に格納され、このＲＯＭ１
９に格納されたテーブルを参照して、上述の転送長の調
整を行う。なお、このテーブルを搭載し、転送長信号２
０８を生成するユニットを１チップ化した場合、このチ
ップを画像取り込みコントローラ１、信号処理プロセッ
サ２、表示コントローラ３、メモリコントローラ４に共
通に搭載しても良い。

【００６８】更に、ポインターステータス信号と転送長
の対応をプログラムによりＣＰＵ５が設定する構成にす
ることも可能である。この場合にポインターステータス
信号と転送長の対応付けを行うハードウェアの構成をバ
スインターフェース回路１ｃを例にとって図１０を用い
て説明する。

【００６９】セレクタ１ｃ１１はセレクト信号Ｓｅｌ
Ａ，ＳｅｌＢ，ＳｅｌＣ，ＳｅｌＤの状態に基づいて各
々６ビットの入力Ａ，Ｂ，Ｃ，Ｄのいずれかを選択して
６ビットのＯｕｔ出力ポートに出力する。セレクト信号
と選択される出力との対応を図１１に示す。４つの入力
は４つの６ビットレジスタ１ｃ１２，１ｃ１３，１ｃ１
４，１ｃ１５にそれぞれ接続されている。これらの６ビ
ットレジスタにはそれぞれのポインタステータスに対応
する転送長が格納されており、その値はＣＰＵ５からの
不図示の制御信号により変更が可能となっている。例え
ば、図８に示すような対応関係を実現するためには１ｃ
１２（転送長Ａ）に”０００００１”を格納し、１ｃ１
３（転送長Ｂ）に”００００１０”を格納し、１ｃ１４
（転送長Ｃ）に”０００１００”を格納し、１ｃ１５
（転送長Ｄ）に”００１０００”を格納しておけばよ
い。なお、セレクタ１ｃ１１の出力はバス要求および転
送長生成部１ｃ１のｌｅｎｇｔｈ出力に接続される。

【００７０】一般に動作モードによって、各バスマスタ
ーの要求するデータ転送レートやリアルタイムデータ転
送の必要性が様々に異なる。上記のような構成を用いる
ことにより、様々な動作モードにおける各バスマネター
のデータ転送レートを柔軟に設定することができる。

【００７１】例えばＥＶＦモードでは、常に表示が乱れ
てはならないので表示コントローラ３はリアルタイムデ
ータ転送を要求する。また、画像取り込みコントローラ
１についても、少なくとも１フレーム分のデータを連続
して取り込む必要がある。したがって表示コントローラ
と取り込みコントローラの転送長は図８および図９に示
すような設定にする。一方、画像処理コントローラ２は
表示のこま落しを許す場合には必ずしもリアルタイムデ
ータ転送を必要としない。したがって、例えば全ての転
送長をＦＩＦＯステータスに関わらず２に設定する。

【００７２】撮影モードにおいては、画像取り込みコン
トローラは少なくとも１フレーム分のデータを連続して
取り込む必要があるので、転送長は図８に示すような設
定にする。一方、画像処理コントローラ２は取り込みが
途中であっても画像処理を開始できるので、画像取り込
みコントローラ１のデータ転送を妨げないように全ての
転送長をＦＩＦＯステータスに関わらず４に設定する。
この際、表示コントローラ３のデータ転送は行われない
ので、ＥＶＦモードにおける転送長よりも大きな値が設
定可能である。

【００７３】表示モードにおいては、表示コントローラ
３は常に表示が乱さないようにリアルタイムデータ転送
を要求するため、転送長は図９に示すような設定にす
る。一方、画像処理コントローラ２は表示コントローラ
３のデータ転送を妨げないように全ての転送長をＦＩＦ
Ｏステータスに関わらず４に設定する。この場合も、画
像取り込みコントローラ１のデータ転送は行われないの
で、ＥＶＦモードにおける転送長よりも大きな値が設定
可能である。テレビ電話モードの設定はＥＶＦモードと
同様である、すなわち表示コントローラ３は常に表示が
乱れてはならないのでリアルタイムデータ転送を要求す
る。また、画像取り込みコントローラ１についても、少
なくとも１フレーム分のデータを連続して取り込む必要
がある。したがって取り込みコントローラ１と表示コン
トローラ３の転送長は夫々図８、図９に示すような設定
にする。

【００７４】一方、画像処理コントローラ２は電話回線
のデータ転送能力以上のデータレートでのデータ処理を
必要としない。したがって、例えば全ての転送長をＦＩ
ＦＯステータスに関わらず２に設定する。

【００７５】上記の構成によれば、様々な動作モードに
おける画像処理に必要なデータ転送をリアルタイム性を
損なうことなく行うことができる。また、リアルタイム
性を保つために不必要に動作周波数を高めたりデータ幅
を拡大する必要がないため、消費電力を低減化すること
ができる。

【００７６】

【発明の効果】以上に述べたように本発明によれば、記
憶メモリに格納されているデータ量に応じて、データ転
送で転送するデータの転送長を調整することができる。

【図面の簡単な説明】

【図１】本発明の実施形態における携帯型テレビ電話の
内部構成を示すブロック図である。

【図２】バスインターフェース回路２ａの内部構成を示
す図である。

【図３】バスインターフェース回路２ａのメインバスＭ
Ｂ上の信号のタイミングを示したタイミング図である。

【図４】ＦＩＦＯ１ｂの内部構成例を示すブロック図で
ある。

【図５】ＦＩＦＯ２ｂの内部構成例を示すブロック図で
ある。

【図６】ＦＩＦＯ３ｂの内部構成例を示すブロック図で
ある。

【図７】ＦＩＦＯ２ｂステータスと転送長の対応をまと
めた図である。

【図８】ＦＩＦＯステータス信号１ｂと転送長との対応
を示す図である。

【図９】ＦＩＦＯステータス信号３ｂと転送長との対応
を示す図である。

【図１０】ポインターステータス信号と転送長との対応
をプログラムにより設定する場合、ポインターステータ
ス信号と転送長の対応付けを行うハードウェアの構成を
示す図である。

【図１１】セレクト信号と選択される出力との対応を示
す図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B077 AA15 DD02 DD15 MM02 5C052 AA01 AA17 CC11 DD02 DD10 GA02 GA03 GA04 GB06 GC05 GE05 GE08 5C053 FA08 FA23 FA29 GA11 GB17 GB36 HA33 KA02 LA01 LA14 5C064 AA01 AB03 AC04 AC12 AD02 AD14

Claims (10)

【特許請求の範囲】
1. 【請求項１】 データの入力、処理、出力を行うと共
   に、バスとの間でのデータ転送を行うための一時的な記
   憶メモリを有し、バス上に接続されるデータ処理回路で
   あって、 前記記憶メモリに格納されているデータ量を検出する検
   出手段と、 該検出手段で検出したデータ量に応じて、前記データ転
   送で転送するデータの転送長を調整する調整手段とを備
   えることを特徴とするデータ処理回路。
2. 【請求項２】 前記データ処理回路は、バス上に設けら
   れた所定のメモリとデータ通信することを特徴とする請
   求項１に記載のデータ処理回路。
3. 【請求項３】 前記調整手段は、前記転送長の調整に、
   前記データ量と前記転送長との対応関係を示すテーブル
   を用いることを特徴とする請求項１又は２に記載のデー
   タ処理回路。
4. 【請求項４】 前記データ量と前記転送長との対応関係
   は、プログラムにより可変であることを特徴とする請求
   項１又は２に記載のデータ処理回路。
5. 【請求項５】 請求項１に記載のデータ処理回路を複数
   備えることを特徴とする電子機器。
6. 【請求項６】 複数の動作モードを備える請求項５に記
   載の電子機器であって、 前記複数の動作モードのうち、使用する動作モードを選
   択する選択手段を備えることを特徴とする電子機器。
7. 【請求項７】 前記データ処理回路には、 撮像し、デジタルデータに変換するキャプチャ回路、 撮像した画像データに対する編集処理を行う画像処理回
   路、 表示を行う表示回路が含まれることを特徴とする請求項
   ５又は６に記載の電子機器。
8. 【請求項８】 更に、前記データ処理として、回線を介
   して通信する通信回路を備えることを特徴とする請求項
   ５乃至７のいずれか１項に記載の電子機器。
9. 【請求項９】 データの入力、処理、出力を行うと共
   に、バスとの間でのデータ転送を行うための一時的な記
   憶メモリを有し、バス上に接続されるデータ処理回路の
   制御方法であって、 前記記憶メモリに格納されているデータ量を検出する検
   出工程と、 該検出工程で検出したデータ量に応じて、前記データ転
   送で転送するデータの転送長を調整する調整工程とを備
   えることを特徴とするデータ処理回路の制御方法。
10. 【請求項１０】 請求項９に記載のデータ処理回路の制
    御方法を複数備えることを特徴とする電子機器の制御方
    法。