JPH0363856A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵボードとＩ／Ｏボードとを有しボード
間がアドレスバス、データバスおよびコントロールバス
によりつながれたマイクロコンピュータシステムに関す
る。

〔従来の技術〕

従来、この種のマイクロコンピュータシステムにおいて
、ＣＰＵボードがＩ／Ｏボードとデータのやりとりをす
る場合、Ｉ／ＯボードにＩ／Ｏ要求要求型出してからそ
のＩ／Ｏボードがデータ転送可能になるまでの時間が個
々のＩ／Ｏボード毎に異なるため、以下のような方式が
採用されてい先ずＣＰＵボード上のＣＰＵは、必要なＩ
／Ｏボードを起動させる為にＩ／Ｏ要求信号とＩ／Ｏア
ドレスとをコントロールバスとアドレスバスとに出力し
た後に内部処理を停止し、コントロールバスを介してレ
ディ信号入力にレディ信号が入力されるのを待つ、自己
にかかるＩ／ＯアドレスとＩ／Ｏ要求信号とをアドレス
バスとコントロールバスとを介して受けたＩ／Ｏボード
は、外部インタフェイスに対してアクセスを開始し、デ
ータ転送が可能になると応答信号をコントロールバスに
出力する。この応答信号はコントロールバスを介してＣ
ＰＵボードにおけるＣＰＵのレディ信号入力にレディ信
号として加えられるものであり、ＣＰＵはこれによって
内部処理を再開し、Ｉ／Ｏボードとの間のデータ転送を
行う。

〔発明が解決しようとする課題〕

上述した方式によって、ＣＰＵボードはＩ／Ｏボードと
データのやりとりを行う際のタイ電ングを調整すること
ができ、システムが正しく構築され且つ動作する場合に
は問題はなかったが、何らかの理由でＩ／Ｏボードから
の応答信号がＣＰＵボードで受信されなかった場合、Ｃ
，ＰＵは内部処理を再開しないので、システムの動作が
停止してしまうことになる。このようなことは、例えば
対象Ｉ／Ｏボードが外されている場合などに起こり得る
ものである。

そこで本発明の目的は、何らかの理由でＩ／Ｏボードか
らの応答信号が受信できなかった場合にも内部処理が停
止されたままになることを防止することにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、ＣＰＵおよびメ
モリが搭載されたＣＰＵボードと、周辺装置インタフェ
イス制御の機能がボード毎に分割されたＩ／Ｏボードと
を有し、前記ボード間はアドレスバス、データバスおよ
びコントロールバスによりつながれたマイクロコンピュ
ータシステムにおいて、前記ＣＰＵボードに、前記コン
トロールバス上のＩ／Ｏ要求信号と前記アドレスバス上
のアドレスとに基づいて前記Ｉ／ＯボードにＩ／Ｏ要求
が出されたか否かを判定する判定回路と、この判定回路
で前記Ｉ／ＯボードにＩ／Ｏ要求が出されたと判定され
る毎に起動され、予め設定された時間を経過する前に前
記コントロールバス上に前記Ｉ／Ｏボードからの応答信
号が出力されないときタイムアウト信号を出力するタイ
マ回路と、このタイマ回路のタイムアウト信号をラッチ
する、前記ＣＰＵより読み取り可能なランチ回路とを備
え、且つ、前記タイマ回路のタイムアウト信号は前記Ｉ
／Ｏボードからの応答信号と共に前記ＣＰＵのレディ信
号入力に加えられる構成を有している。

〔作用〕

本発明のマイクロコンピュータシステムにおいては、Ｃ
ＰＵボードのＣＰＵが１／Ｏ軍−ドとデータのやりとり
を行う為に、アドレスバスにＩ／Ｏボードにかかるアド
レスを、コントロールバス上にＩ／Ｏ要求信号をそれぞ
れ出力す名と、ＣＰＵボード上に設けられたＩ／Ｏアド
レス照合回路が、それらに基づいて前記Ｉ／Ｏボードに
Ｉ／Ｏ要求が出されたことを検出し、タイマ回路が起動
される。

該当するＩ／ＯボードがＣＰＵボードに接続されており
且つ正しく動作する場合には、タイマ回路がタイムアウ
トする前に該当するＩ／Ｏボードから応答信号がコント
ロールバスを介してＣＰＵボード上のＣＰＵにおけるレ
ディ信号入力に加えられるので、ＣＰＵは内部処理を再
開して当該Ｉ／Ｏボードとデータの転送を行う、しかし
、該当するＩ／Ｏボードが接続されていない等の理由に
よって応答信号がＩ／Ｏボードで受信されないと、タイ
マ回路がタイムアウト信号を出力する。このタイムアウ
ト信号はＣＰＵのレディ信号入力に接続されているので
、ＣＰＵは内部処理を再開する。

また、上記のタイムアウト信号をラッチ回路がラッチす
るので、ＣＰＵは内部処理を再開した時点でそのラッチ
回路を参照することにより、タイムアウト信号が発生し
たか否かを確認することができる。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の一実施例のマイクロコン
ピュータシステムは、ＣＰＵボード１とＩ／Ｏボード２
とを含み、ボード間はアドレスバス１２．データバス１
３およびコントロールバス１４によりつながれている。

なお、図には１つのＩ／Ｏボード２しか図示していない
が、実際には周辺装置インクフェイス制御の機能がボー
ド毎に分割された複数のＩ／Ｏボードが存在し、ボード
間が、アドレスバス１２．データバス１３およびコント
ロールバス１４で接続されているものである。

ＣＰＵボードｌには、ＣＰＵＩ　１．メモリ１５．。

Ｉ／Ｏアドレス照合回路１６．タイマ回路１７゜ラッチ
回路１８が設けられ、Ｉ／Ｏボード２にはＩ／Ｏ回路２
１が設けられている。

ＣＰＵＩＩはアドレスバス１２．データバス１３、コン
トロールバス１４に接続され、Ｉ／Ｏボード２とデータ
のやりとりをする場合には、次のような動作を行う。

■　Ｉ／Ｏボード２にかかるＩ／Ｏアドレスをアドレス
バス１２に出力し、且つ、ｌ１Ｏ−ＲＥＱ信号をコント
ロールバス１４に出力し、内部処理を停止する。

■　コントロールバス１４より図示しないＲＥＡＤＹ信
号入力にＲＥＡＤＹ信号が入力されると、内部処理を再
開し、Ｉ／Ｏボード２とデータ転送を行う、この時、ラ
ッチ回路１８を参照してラッチ回路１８にタイムアウト
信号（ＴＯＵＴ信号）がラッチされている場合にはエラ
ー処理を行う。

なお、ＣＰＵＩＩは上述したＩ／Ｏボード２とのデータ
のやりとり以外に、メモリ１５のリードライト（図のＭ
ＥＭ−ＲＥＱはメモリ要求信号である）を行ってメモリ
１５に記憶されたプログラムに従う所定の動作を行って
いるものである。

Ｉ／Ｏアドレス照合回路１６は、アドレスバス１２上の
アドレスと、コントロールバス１４上のＩｌｏ・ＲＥＱ
信号とを入力とし、Ｉｌｏ・ＲＥＱ信号がコントロール
バス１４上に現れた時点のアドレスバス１２上のアドレ
スと、同回路１６内に予め定義されているＩ／Ｏアドレ
ス（Ｉ／Ｏボードのアクセスにかかるアドレス）とを照
合し、一致する場合にはタイマ回路１７へのＩＮＨ信号
の出力を解除する。

タイマ回路１７は、Ｉ／Ｏアドレス照合回路１６がＩＮ
Ｈ信号の出力を解除することにより起動され、その時点
より一定時間の計時を開始する。

そして、一定時間を計時する前にコントロールバス１４
上にＸＡＣＫ信号が現れると計時動作を停止し、ＸＡＣ
Ｋ信号が現れないと上記の一定時間経過時点にＴＯＵＴ
信号を出力する。このＴＯＵＴ信号は、ラッチ回路１８
に入力されると共に、コントロールバス１４に出力され
る。コントロールバス１４上では、ＴＯＵＴ信号とＩ／
Ｏボード２から出力されるＸＡＣＫ信号との論理和がと
られ、ＣＰＵＩＩのＲＥＡＤＹ信号入力に加えられる構
造となっている。

ラッチ回路■８は、タイマ回路１７から出力されたＴＯ
ＵＴ信号をラッチする回路であり、その出力はデータバ
ス１３に接続され、ＣＰＵＩＩはｌ１Ｏ−ＲＥＱ信号１
９によってその内容をデータバス１３を介して読み出す
ことができる。

他方、Ｉ／Ｏボード２のＩ／Ｏ回路２１は、自ボード２
にかかる！／Ｏアドレスとｌ１Ｏ−ＲＥＱ　Ｉｔ　号ヲ
アドレスバス１２とコントロールバス１４とを介して受
けると、図示しない外部インタフェイスに対してアクセ
スを開始し、データ転送が可能になるとＸＡＣＫ信号を
コントロールバス１４上に出力し、その後ＣＰＵＩ　１
とデータの転送を行うものである。

次に、このように構成された本実施例の動作を説明する
。

Ｉ／Ｏボード２とデータ転送を行う場合、ＣＰＵボード
１のＣＰＵＩ　１は、Ｉ／Ｏボード２にかかるＩ／Ｏア
ドレスをアドレスバス１２に出力し、且つ、Ｉｌｏ・Ｒ
ＥＱ信号をコントロールバス１４に出力し、その後内部
処理を停止する。

Ｉ／Ｏボード２のＩ／Ｏ回路２１は、コントロ−ルバス
１４上のＩｌｏ・ＲＥＱ信号を受けると、アドレスバス
１２上のＩ／Ｏアドレスを読み込み、本Ｉ／Ｏボード２
のアドレスに該当すれば、外部インタフェイスに対して
アクセスを開始する。そして、ＣＰＵボード１との間の
データ転送が可能になると、ＸＡＣＫ信号をコントロー
ルバス１４に出力する。

ＣＰＵボード１のＣＰＵＩＩが、そのＲＥＡＤＹ信号入
力にて上記のＸＡＣＫ信号を検出すると、内部処理を再
開し、Ｉ／Ｏボード２とのデータ転送を行う、このとき
ＣＰＵＩＩはラッチ回路１８の内容を読み取り、ＴＯＵ
Ｔ信号がラッチされていないことを確認する。

以上は、Ｉ／Ｏボード２からのＸＡＣＫ信号がＣＰＵボ
ード１で受信できた場合の動作であるが、Ｉ／Ｏボード
２が外されていた等の原因でＸＡＣＫ信号が受信できな
かった場合には、タイマ回路１７のＴＯＵＴ信号によっ
てＣＰＵＩ　１は内部処理を再開する。以下、このとき
の動作を説明する。

ＣＰＵボードＩにあるＩ／Ｏアドレス照合回路１６は、
ＣＰＵＩＩがＩ／Ｏボード２とデータ転送を行う為にコ
ントロールバス１４にｌ１Ｏ−ＲＥＱ信号を出力し、ア
ドレスバス１２にＩ／Ｏボード２にかかるアドレスを出
力すると、ＩＮＨ信号の出力を解除する。これによって
タイマ回路１７が一定時間の計時を開始する。そして、
Ｉ／Ｏボード２からのＸＡＣＫ信号がコントロールバス
１４上に現れない為、タイマ回路１７は一定時間経過後
にＴＯＵＴ信号を出力し、このＴＯＵＴ信号はコントロ
ールバス１４を介してＣＰＵＩ　１のＲＥＡＤＹ信号入
力に加えられるので、ＣＰＵ１１は内部処理を再開する
ことになる。また、タイマ回路１７から出力されたＴＯ
ＵＴ信号はラッチ回路１８にラッチされる。ＣＰＵＩＩ
は内部処理が再開された時、そのラッチ回路１８を参照
し、ＴＯＵＴ信号がラッチされていることを検出して、
エラー処理を行う。

〔発明の効果〕

以上説明したように、本発明のマイクロコンピュータシ
ステムによれば、対象Ｉ／Ｏボードがはずされている等
の理由によってＩ／Ｏ要求信号に対する応答信号が受信
されない場合でも、ＣＰＵボード上のタイマ回路がＣＰ
Ｕのレディ信号入力へ上記応答信号の代わりにタイムア
ウト信号を加えるので、ＣＰＵの内部処理がいつまでも
停止するといったことがなくなる。また、ＣＰＵから読
み取り可能なラッチ回路に上記のタイムアウト信号をラ
ッチするので、ＣＰＵは内部処理の再開時点でラッチ回
路を参照することにより、異常が発生したか否かを認識
することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロック図である。 図において、 １・・・ＣＰＵボード １１・・・ＣＰＵ １２・・・アドレスバス １３・・・データバス １４・・・コントロールバス １５・・・メモリ １６・・・Ｉ／Ｏアドレス照合回路 １７・・・タイマ回路 １日・・・ラッチ回路 ２・・・Ｉ／Ｏボード ２１・・・１／Ｏ回路

Claims (1)

1. 【特許請求の範囲】 ＣＰＵおよびメモリが搭載されたＣＰＵボードと、周辺
   装置インタフェイス制御の機能がボード毎に分割された
   Ｉ／Ｏボードとを有し、前記ボード間はアドレスバス、
   データバスおよびコントロールバスによりつながれたマ
   イクロコンピュータシステムにおいて、 前記ＣＰＵボードに、 前記コントロールバス上のＩ／Ｏ要求信号と前記アドレ
   スバス上のアドレスとに基づいて前記Ｉ／ＯボードにＩ
   ／Ｏ要求が出されたか否かを判定する判定回路と、 該判定回路で前記Ｉ／ＯボードにＩ／Ｏ要求が出された
   と判定される毎に起動され、予め設定された時間を経過
   する前に前記コントロールバス上に前記Ｉ／Ｏボードか
   らの応答信号が出力されないときタイムアウト信号を出
   力するタイマ回路と、該タイマ回路のタイムアウト信号
   をラッチする、前記ＣＰＵより読み取り可能なラッチ回
   路とを備え、且つ、 前記タイマ回路のタイムアウト信号は前記Ｉ／Ｏボード
   からの応答信号と共に前記ＣＰＵのレディ信号入力に加
   えられる構成を有することを特徴とするマイクロコンピ
   ュータシステム。