JPH0359544A - 薄膜ダイオードの製造方法 - Google Patents
薄膜ダイオードの製造方法Info
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- JPH0359544A JPH0359544A JP1195564A JP19556489A JPH0359544A JP H0359544 A JPH0359544 A JP H0359544A JP 1195564 A JP1195564 A JP 1195564A JP 19556489 A JP19556489 A JP 19556489A JP H0359544 A JPH0359544 A JP H0359544A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマトリクス状に配置した画素のそれぞれに設け
たスイッチング素子を制御することによって液晶を駆動
し、画像表示を行なう液晶表示装置におけるアクティブ
マトリクス素子の製造方法に関する。
たスイッチング素子を制御することによって液晶を駆動
し、画像表示を行なう液晶表示装置におけるアクティブ
マトリクス素子の製造方法に関する。
液晶駆動のスイッチング素子としてアモルファスシリコ
ンルミｎ薄膜ダイオードを用いたものがある。これは第
４図に示すように、一方の基板に複数の列電極６７と画
素電極とを設け、この画素電極と列電極６７との間に逆
並列接続する複数のダイオード４１を接続する。他方の
基板には複数の行電極６５を設け、この２枚の基板間に
液晶６９を封入する。
ンルミｎ薄膜ダイオードを用いたものがある。これは第
４図に示すように、一方の基板に複数の列電極６７と画
素電極とを設け、この画素電極と列電極６７との間に逆
並列接続する複数のダイオード４１を接続する。他方の
基板には複数の行電極６５を設け、この２枚の基板間に
液晶６９を封入する。
この薄膜ダイオードの製造方法を第３図を用いて説明す
る。なお第３図は１つのダイオードを図示しである。基
板１１上の全面に透明導電膜１６を形成し、ホトエツチ
ングにより透明導電膜１６をバターニングして列電極３
７と画素電極２６とを形成する。その後全面に半導体膜
２５として、導電型がｐｉｎ構造を有するアモルファス
シリコンを形成する。その後この半導体膜２５をダイオ
ードよりやや大きい面積の平面パターンにバターニング
する。その後全面に導電膜３１を形成し、ホトエツチン
グにより導電膜６１をバターニングして配線６６を形成
する。さらにその後この配線６６の整合した領域の半導
体膜２５をエツチングしてダイオード４１を形成する。
る。なお第３図は１つのダイオードを図示しである。基
板１１上の全面に透明導電膜１６を形成し、ホトエツチ
ングにより透明導電膜１６をバターニングして列電極３
７と画素電極２６とを形成する。その後全面に半導体膜
２５として、導電型がｐｉｎ構造を有するアモルファス
シリコンを形成する。その後この半導体膜２５をダイオ
ードよりやや大きい面積の平面パターンにバターニング
する。その後全面に導電膜３１を形成し、ホトエツチン
グにより導電膜６１をバターニングして配線６６を形成
する。さらにその後この配線６６の整合した領域の半導
体膜２５をエツチングしてダイオード４１を形成する。
前述の配線６６に整合した領域の半導体膜２５をエツチ
ングしてダイオード４１を形成する工程においては以下
に記載する課題がある。
ングしてダイオード４１を形成する工程においては以下
に記載する課題がある。
（イ）半導体膜２５のエツチングは乾式エツチングで行
なっているが、エツチングする領域の面積が小さいため
乾式エツチングにおけるエツチング終点検出が難しい。
なっているが、エツチングする領域の面積が小さいため
乾式エツチングにおけるエツチング終点検出が難しい。
（ロ） 半導体膜２５のエツチング領域の面積が小さい
ことと、乾式エツチングにおいては基板の周辺部から中
心へエツチングが進行することと、エツチング終点検出
が難しいこととに起因し、基板の中心部と周辺とではダ
イオードの素子面積が異なってしまう。このため薄膜ダ
イオードの素子特性のバラツキが大きくなる。
ことと、乾式エツチングにおいては基板の周辺部から中
心へエツチングが進行することと、エツチング終点検出
が難しいこととに起因し、基板の中心部と周辺とではダ
イオードの素子面積が異なってしまう。このため薄膜ダ
イオードの素子特性のバラツキが大きくなる。
本発明の目的は上記課題を解決して、エツチング終点検
出が容易で、そのうえダイオード素子特性のバラツキが
小さい薄膜ダイオードの製造方法を提供することである
。
出が容易で、そのうえダイオード素子特性のバラツキが
小さい薄膜ダイオードの製造方法を提供することである
。
上記目的を達成するため本発明の薄膜ダイオードは下記
記載の工程により製造する。
記載の工程により製造する。
基板上の全面に透明導電膜を形成しこの透明導電膜上に
第１のホトレジストを形成しこの第１のホトレジストを
マスクにして透明導電膜をエツチングして接続電極と画
素電極とを形成する工程と、全面に半導体膜を形成しこ
の半導体膜上に第２のホトレジストを形成しこの第２の
ホトレジストをマスクにして半導体膜をエツチングし半
導体層と画素電極上にダミーパターンとを形成する工程
と、全面に導電膜を形成しこの導電膜上に第３のホトレ
ジストを形成しこの第３のホトレジストをマスクにして
導電膜をエツチングし列電極と配線とを形成する工程と
、この配線の整合した領域の半導体層をエツチングして
ダイオードを形成すると同時に画素電極上のグ□−パタ
ーンを除去する工程とを有する。
第１のホトレジストを形成しこの第１のホトレジストを
マスクにして透明導電膜をエツチングして接続電極と画
素電極とを形成する工程と、全面に半導体膜を形成しこ
の半導体膜上に第２のホトレジストを形成しこの第２の
ホトレジストをマスクにして半導体膜をエツチングし半
導体層と画素電極上にダミーパターンとを形成する工程
と、全面に導電膜を形成しこの導電膜上に第３のホトレ
ジストを形成しこの第３のホトレジストをマスクにして
導電膜をエツチングし列電極と配線とを形成する工程と
、この配線の整合した領域の半導体層をエツチングして
ダイオードを形成すると同時に画素電極上のグ□−パタ
ーンを除去する工程とを有する。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の薄膜ダイオードの製造
方法を工程順に示す断面図であり、第２図は本発明の薄
膜ダイオードを示す平面図である。なお第１図は第２図
におげろＡ−Ａ断面を示す。以下第１図と第２図とを参
照して説明する。
方法を工程順に示す断面図であり、第２図は本発明の薄
膜ダイオードを示す平面図である。なお第１図は第２図
におげろＡ−Ａ断面を示す。以下第１図と第２図とを参
照して説明する。
まず第１図（ａ）に示すように、透明ガラスからなる基
板１１上の全面に、透明導電膜１６として例えば酸化イ
ンジウムスズ（ＩＴＯ）を５０ｎｍ〜２００ｎｍの厚さ
で形成する。この透明導電膜１３は真空蒸着法あるいは
スパッタリング法で形成する。その後感光性材料を全面
に形成し、ホトマスクを用いて露光、および現像を行な
い第１のホトレジスト１５を形成する。この第１のホト
レジスト１５の平面パターン形状は第２図の破線４５で
示す。その後第１のホトレジスト１５をエツチングのマ
スクとして用い、塩化第二鉄と塩酸との混合溶液で透明
導電膜１６をエツチングして、画素電極２３と接続電極
２１とを形成する。この接続電極２１は後述する工程で
形成する列電極とダイオードとを接続する役割をもつ。
板１１上の全面に、透明導電膜１６として例えば酸化イ
ンジウムスズ（ＩＴＯ）を５０ｎｍ〜２００ｎｍの厚さ
で形成する。この透明導電膜１３は真空蒸着法あるいは
スパッタリング法で形成する。その後感光性材料を全面
に形成し、ホトマスクを用いて露光、および現像を行な
い第１のホトレジスト１５を形成する。この第１のホト
レジスト１５の平面パターン形状は第２図の破線４５で
示す。その後第１のホトレジスト１５をエツチングのマ
スクとして用い、塩化第二鉄と塩酸との混合溶液で透明
導電膜１６をエツチングして、画素電極２３と接続電極
２１とを形成する。この接続電極２１は後述する工程で
形成する列電極とダイオードとを接続する役割をもつ。
その後第１のホトレジスト１５を除去する。
次に第１図（ｂ）に示すように、全面に半導体膜２５と
して水素化アモルファスシリコン（ａ−８ｉ：Ｈ）をプ
ラズマ化学気相成長法により形成する。半導体膜２５は
透明導電膜１３側から導電型がｐ型と、ｉ型すなわち不
純物をほとんど含まない真性半導体と、ｎ型のダイオー
ド構造を有する。それぞれの膜厚はｐ型層が１０ｎｍ〜
１１００ｎ、ｉ型層が０．３ ｐｍ〜１．Ｏｔｔｍ、
ｎ型層が１０ｎｍ〜１１００ｎとする。その後全面に感
光性材料を形成し露光、現像を行ない第２のホトレシス
ト１７を形成する。この第２のホトレジスト１７の平面
パターン形状は第２図の一点鎖ｉＩ！４７に示す。その
後第２のホトレジスト１７をエツチングのマスクとして
用い、乾式エツチングとして例えば反応性イオンエツチ
ング装置を用いた異方性イオンエツチングにより、半導
体膜２５をエツチングして半導体層２７と、第２図に示
す画素電極２３上にダミーパターン２９とを形成する。
して水素化アモルファスシリコン（ａ−８ｉ：Ｈ）をプ
ラズマ化学気相成長法により形成する。半導体膜２５は
透明導電膜１３側から導電型がｐ型と、ｉ型すなわち不
純物をほとんど含まない真性半導体と、ｎ型のダイオー
ド構造を有する。それぞれの膜厚はｐ型層が１０ｎｍ〜
１１００ｎ、ｉ型層が０．３ ｐｍ〜１．Ｏｔｔｍ、
ｎ型層が１０ｎｍ〜１１００ｎとする。その後全面に感
光性材料を形成し露光、現像を行ない第２のホトレシス
ト１７を形成する。この第２のホトレジスト１７の平面
パターン形状は第２図の一点鎖ｉＩ！４７に示す。その
後第２のホトレジスト１７をエツチングのマスクとして
用い、乾式エツチングとして例えば反応性イオンエツチ
ング装置を用いた異方性イオンエツチングにより、半導
体膜２５をエツチングして半導体層２７と、第２図に示
す画素電極２３上にダミーパターン２９とを形成する。
この半導体膜２５のエツチングはエツチングガスとして
四フッ化炭素（ＣＦ４）と酸素（０２）との混合ガスを
用いる。このときの反応性イオンエツチング装置内の真
空度は８パスカル（Ｐａ）程度、高周波出力が０．３
Ｗ ／ ｃ己〜０．４ Ｗ ／ ｃ己、エツチングガス
を６０ｓｅｃＭ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅ
ｎｔｉｍｅｔｅｒｓ ｐｅｒｍｉｎｕｔｅ）の流量で供
給する。半導体膜２５からなる半導体層２７は後述する
工程で形成するダイオードの平面パターン形状より大き
くする。画素電極２６上に形成する半導体膜２５からな
るダミーパターン２９の平面パターン形状は、基板１１
内ですべて同一の大きさでも良いが、基板１１の外周部
から中心へ向かって徐々にダミーパターン２９の面積を
減少するように構成しても良い。ダミーパターン２９の
平面パターン形状を外周から中心へ徐々に変化させると
、エツチングが外周から中心部へ向かうことが打ち消さ
れ、なお−層ダイオード面積が均一になる。その後第２
のホトレジスト１７を除去する。
四フッ化炭素（ＣＦ４）と酸素（０２）との混合ガスを
用いる。このときの反応性イオンエツチング装置内の真
空度は８パスカル（Ｐａ）程度、高周波出力が０．３
Ｗ ／ ｃ己〜０．４ Ｗ ／ ｃ己、エツチングガス
を６０ｓｅｃＭ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅ
ｎｔｉｍｅｔｅｒｓ ｐｅｒｍｉｎｕｔｅ）の流量で供
給する。半導体膜２５からなる半導体層２７は後述する
工程で形成するダイオードの平面パターン形状より大き
くする。画素電極２６上に形成する半導体膜２５からな
るダミーパターン２９の平面パターン形状は、基板１１
内ですべて同一の大きさでも良いが、基板１１の外周部
から中心へ向かって徐々にダミーパターン２９の面積を
減少するように構成しても良い。ダミーパターン２９の
平面パターン形状を外周から中心へ徐々に変化させると
、エツチングが外周から中心部へ向かうことが打ち消さ
れ、なお−層ダイオード面積が均一になる。その後第２
のホトレジスト１７を除去する。
次に第１図（Ｃ）に示すように、全面に導電膜６１とし
てアルミニウム（ＡＩ）をｏ、ｓμｍ〜１．０μｍの厚
さで、スパッタリング法あるいは真空蒸着法で形成する
。その後導電膜６１上に感光性材料を形成しホトマスク
を用いて露光、および現像ヲ行すい第３のホトレジスト
１９を形成する。この第３のホトレジスト１９の平面パ
ターン形状は第２図の実線４６で示す。その後第３のホ
トレジスト１９をエツチングのマスクとして用い、反応
性イオンエツチング装置にて、エツチングガスとして四
塩化炭素（ＣＣＸ、）を使用して、導電膜６１をエツチ
ングし列電極３７と配線６６とを形成する。アルミニウ
ムからなる導電膜６１のエツチングは、硝酸とリン酸と
酢酸との混合溶液を用いる湿式エツチングで行なっても
良い。
てアルミニウム（ＡＩ）をｏ、ｓμｍ〜１．０μｍの厚
さで、スパッタリング法あるいは真空蒸着法で形成する
。その後導電膜６１上に感光性材料を形成しホトマスク
を用いて露光、および現像ヲ行すい第３のホトレジスト
１９を形成する。この第３のホトレジスト１９の平面パ
ターン形状は第２図の実線４６で示す。その後第３のホ
トレジスト１９をエツチングのマスクとして用い、反応
性イオンエツチング装置にて、エツチングガスとして四
塩化炭素（ＣＣＸ、）を使用して、導電膜６１をエツチ
ングし列電極３７と配線６６とを形成する。アルミニウ
ムからなる導電膜６１のエツチングは、硝酸とリン酸と
酢酸との混合溶液を用いる湿式エツチングで行なっても
良い。
次に第１図（ｄ）に示すように、第３のホトレジスト１
９をエツチングのマスクとして用い、半導体膜２５から
なる半導体層２７を反応性イオンエツチング装置を用い
てエツチングして、ダイオード４１を形成する。この半
導体層２７のエツチング工程において、画素電極２６上
の半導体膜２５からなるダミーパターン２９も同時に除
去される。
９をエツチングのマスクとして用い、半導体膜２５から
なる半導体層２７を反応性イオンエツチング装置を用い
てエツチングして、ダイオード４１を形成する。この半
導体層２７のエツチング工程において、画素電極２６上
の半導体膜２５からなるダミーパターン２９も同時に除
去される。
エツチング条件は第１図（ｂ）を用いて説明した半導体
膜２５のエツチング条件と同一である。この半導体膜２
５のエツチングにおけるエツチング終点検出は、フッ素
ラジカルをモニタ種としプラズマから放出される波長７
０４ｎｍの発光スペクトルの強度変化を用いて行なった
。本発明においては画素電極２３上に半導体膜２５かも
なるダミーノ＜ターン２９を形成することにより、エツ
チングの終点検出を確実に行なうことが可能となり、ダ
イオード素子面積のバラツキを抑制し、均一な特性を有
するダイオードが得られる。透明導電膜１６は前述の半
導体膜２５のエツチングにおいては、はとんどエツチン
グされず透明導電膜１６の膜厚の減少はない。なおダイ
オード４１は第２図の斜線部分に形成される。その後第
３のホトレジスト１９を除去して、素子形成基板は完成
する。液晶表示装置は、この素子形成基板と対向基板と
の周基板に一般的な手法により液晶配向処理を行ない、
２枚の基板を貼り合わせた後、液晶を注入し、さらにこ
うして形成した液晶セルの外側にそれぞれ偏光軸をねじ
った形で偏光板を配置して完成する。
膜２５のエツチング条件と同一である。この半導体膜２
５のエツチングにおけるエツチング終点検出は、フッ素
ラジカルをモニタ種としプラズマから放出される波長７
０４ｎｍの発光スペクトルの強度変化を用いて行なった
。本発明においては画素電極２３上に半導体膜２５かも
なるダミーノ＜ターン２９を形成することにより、エツ
チングの終点検出を確実に行なうことが可能となり、ダ
イオード素子面積のバラツキを抑制し、均一な特性を有
するダイオードが得られる。透明導電膜１６は前述の半
導体膜２５のエツチングにおいては、はとんどエツチン
グされず透明導電膜１６の膜厚の減少はない。なおダイ
オード４１は第２図の斜線部分に形成される。その後第
３のホトレジスト１９を除去して、素子形成基板は完成
する。液晶表示装置は、この素子形成基板と対向基板と
の周基板に一般的な手法により液晶配向処理を行ない、
２枚の基板を貼り合わせた後、液晶を注入し、さらにこ
うして形成した液晶セルの外側にそれぞれ偏光軸をねじ
った形で偏光板を配置して完成する。
以上の実施例においては、半導体膜２５の導電型として
透明導電膜１６側からｐ型層とｉ型層とｎ型層とを積層
した例で説明したが、透明導電膜１３側からｎ型層と１
型層とｐ型層との積層膜でも良く、さらに透明導電膜１
３側からｎ型層とｐ型層、あるいはｐ型層とｎ型層との
積層膜でも良い。
透明導電膜１６側からｐ型層とｉ型層とｎ型層とを積層
した例で説明したが、透明導電膜１３側からｎ型層と１
型層とｐ型層との積層膜でも良く、さらに透明導電膜１
３側からｎ型層とｐ型層、あるいはｐ型層とｎ型層との
積層膜でも良い。
さらに導電膜３１としてアル□ニウムを用いた例で説明
したが、アル□ニウムとシリコンとの合金膜、あるいは
高融点金属膜、あるいは高融点金属珪化膜でも良（、さ
らにまたこれらの積層膜でも良い。
したが、アル□ニウムとシリコンとの合金膜、あるいは
高融点金属膜、あるいは高融点金属珪化膜でも良（、さ
らにまたこれらの積層膜でも良い。
以上の説明で明らかなように本発明の薄膜ダイオードの
製造方法においては、画素電極上に半導体膜からなるダ
ミーパターンを形成している。このため配線に整合した
領域の半導体膜のエツチングを行なうときのエツチング
終点検出を容易に行なうことが可能となる。この結果ダ
イオード素子面積のバラツキを抑え、ダイオード素子特
性が均一になり、画像表示品質が良好な液晶表示装置を
得ることができる。
製造方法においては、画素電極上に半導体膜からなるダ
ミーパターンを形成している。このため配線に整合した
領域の半導体膜のエツチングを行なうときのエツチング
終点検出を容易に行なうことが可能となる。この結果ダ
イオード素子面積のバラツキを抑え、ダイオード素子特
性が均一になり、画像表示品質が良好な液晶表示装置を
得ることができる。
第１図（ａ）〜（ｄ）は本発明の薄膜ダイオードの製造
方法を工程順に示す断面図、第２図は本発明の薄膜ダイ
オードを示す平面図、第３図は従来例におげろ薄膜ダイ
オードの製造方法を説明するための断面図、第４図は逆
並列接続した薄膜ダイオードを示す回路図である。 １３・・・・・・透明導電膜、 ３・・・・・・画素電極、 ５・・・・・・半導体膜、 ９・・・・・・ダミーパターン、 １・・・・・・導電膜、 １・・・・・・ダイオード。 第１図 ７ 第２図 ２９、夕゛ξ−バターノ
方法を工程順に示す断面図、第２図は本発明の薄膜ダイ
オードを示す平面図、第３図は従来例におげろ薄膜ダイ
オードの製造方法を説明するための断面図、第４図は逆
並列接続した薄膜ダイオードを示す回路図である。 １３・・・・・・透明導電膜、 ３・・・・・・画素電極、 ５・・・・・・半導体膜、 ９・・・・・・ダミーパターン、 １・・・・・・導電膜、 １・・・・・・ダイオード。 第１図 ７ 第２図 ２９、夕゛ξ−バターノ
Claims (1)
- 基板上の全面に透明導電膜を形成し該透明導電膜上に第
１のホトレジストを形成し該第１のホトレジストをマス
クにして前記透明導電膜をエッチングして接続電極と画
素電極とを形成する工程と、全面に半導体膜を形成し該
半導体膜上に第２のホトレジストを形成し該第２のホト
レジストをマスクにして前記半導体膜をエッチングし半
導体層と前記画素電極上にダミーパターンとを形成する
工程と、全面に導電膜を形成し該導電膜上に第３のホト
レジストを形成し該第３のホトレジストをマスクにして
前記導電膜をエッチングし列電極と配線とを形成する工
程と、該配線の整合した領域の前記半導体層をエッチン
グしダイオードを形成すると同時に前記画素電極上の前
記ダミーパターンを除去する工程とを有することを特徴
とする薄膜ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195564A JPH0359544A (ja) | 1989-07-28 | 1989-07-28 | 薄膜ダイオードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195564A JPH0359544A (ja) | 1989-07-28 | 1989-07-28 | 薄膜ダイオードの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0359544A true JPH0359544A (ja) | 1991-03-14 |
Family
ID=16343219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195564A Pending JPH0359544A (ja) | 1989-07-28 | 1989-07-28 | 薄膜ダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0359544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003034485A3 (en) * | 2001-10-16 | 2003-09-18 | Koninkl Philips Electronics Nv | Multilevel poly-si tiling for semiconductor circuit manufacture |
-
1989
- 1989-07-28 JP JP1195564A patent/JPH0359544A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003034485A3 (en) * | 2001-10-16 | 2003-09-18 | Koninkl Philips Electronics Nv | Multilevel poly-si tiling for semiconductor circuit manufacture |
| CN100343977C (zh) * | 2001-10-16 | 2007-10-17 | Nxp股份有限公司 | 制造半导体器件的方法及按照该方法制造的半导体器件 |
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