JPH0355968A - 画像の2値化方式 - Google Patents
画像の2値化方式Info
- Publication number
- JPH0355968A JPH0355968A JP1191726A JP19172689A JPH0355968A JP H0355968 A JPH0355968 A JP H0355968A JP 1191726 A JP1191726 A JP 1191726A JP 19172689 A JP19172689 A JP 19172689A JP H0355968 A JPH0355968 A JP H0355968A
- Authority
- JP
- Japan
- Prior art keywords
- comparators
- output
- condition
- satisfy
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Facsimile Image Signal Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像の2値化方式に関1−,、特に多値ディジ
タル画像を2値化する画像の2値化方式に関する。
タル画像を2値化する画像の2値化方式に関する。
従来、パソコンのCRT表示信号等の多値ディジタル画
像信号を、伝送上の都合、或いは出力機器の都合等で2
値化する場合、コンパレータを用い、そのしきい値を信
号のほぼ中間値に設定することにより、画像の2値化を
行っていた。
像信号を、伝送上の都合、或いは出力機器の都合等で2
値化する場合、コンパレータを用い、そのしきい値を信
号のほぼ中間値に設定することにより、画像の2値化を
行っていた。
上述した従来の画像の2値化方式では、コンパレータの
入力レベルに関し、しきい値との間に一定以上の差が無
いと、コンパレータの出力が不定になってしまう為、入
力信号のレベル精度及びしきい値のレベル精度に、極め
て高い値が要求され、例えば、パソコンのCRT表示信
号等、もともと精度の低い信号に対しては適用できない
という欠点があった。
入力レベルに関し、しきい値との間に一定以上の差が無
いと、コンパレータの出力が不定になってしまう為、入
力信号のレベル精度及びしきい値のレベル精度に、極め
て高い値が要求され、例えば、パソコンのCRT表示信
号等、もともと精度の低い信号に対しては適用できない
という欠点があった。
また、上述の出力不定については、コンパレータとヒス
テリシス特性を持たせる等の工夫をする場合もあるが、
画像の場合には再生された信号は2次元の空間上で認識
されるうえ、例えば、中間調の背景に文字が表示される
場合等、時系列シリアルな信号はもともと不連続性を有
している為、時間軸上でのヒステリシス特性は有害であ
ることが多いという欠点があった。
テリシス特性を持たせる等の工夫をする場合もあるが、
画像の場合には再生された信号は2次元の空間上で認識
されるうえ、例えば、中間調の背景に文字が表示される
場合等、時系列シリアルな信号はもともと不連続性を有
している為、時間軸上でのヒステリシス特性は有害であ
ることが多いという欠点があった。
本発明の画像の2値化方式は、しきい値の異る2ヶのコ
ンパレータと、前記2ヶのコンパレータ出力の排他的論
理和を演算する排他的論理和回路と、前記排他的論理和
の出力によって前記2ヶのコンパレータのしきい値を変
化させる回路とを有している. 〔実施例〕 次に、本発明について図面を参照して説明する. 第1図は本発明の一実施例のブロック図である。
ンパレータと、前記2ヶのコンパレータ出力の排他的論
理和を演算する排他的論理和回路と、前記排他的論理和
の出力によって前記2ヶのコンパレータのしきい値を変
化させる回路とを有している. 〔実施例〕 次に、本発明について図面を参照して説明する. 第1図は本発明の一実施例のブロック図である。
第1図において、1はCRT映像信号の入力である、2
,3のコンパレータの比較入力端子Iに入力される.そ
れぞれのコンパレータは、基準電圧端子Tを有しており
、6の定電流源と抵抗分割により異った基準電圧を与え
られている.いま、CRT映像信号の入力1の最大振幅
をV.階調数をAとすると、CRT映像信号の入力1の
最小スチップ電圧はV/Aである。また、コンパレータ
2,3の■入力とT入力との間の最小差分電圧工(コン
パレー■・に必要な最小電圧)をDとする。さらに、コ
ンバレータ2,3の基準電圧の差を2Dよりやや大きめ
になるよう抵抗分割を行っておくと、V/A>Dの条件
下では、コンバレータ2,3の内の一方が、仮に最小差
分電圧を満たさない場合でも、他方は必ず満たすことに
なる。4はコンパレータ2,3の出力の排他的論理和を
とるEOR回路であるが、コンバレータ2,3の両方が
最小差分電圧の条件を満足しているときは、EOR回路
4の出力は論理値「0」であるが、一方がこの条件を満
足しなくなると、そのコンバレータ出力は不定となり通
常は発信状態となる為、EOR回路4の出力には論理値
「1」も出現するようになる。
,3のコンパレータの比較入力端子Iに入力される.そ
れぞれのコンパレータは、基準電圧端子Tを有しており
、6の定電流源と抵抗分割により異った基準電圧を与え
られている.いま、CRT映像信号の入力1の最大振幅
をV.階調数をAとすると、CRT映像信号の入力1の
最小スチップ電圧はV/Aである。また、コンパレータ
2,3の■入力とT入力との間の最小差分電圧工(コン
パレー■・に必要な最小電圧)をDとする。さらに、コ
ンバレータ2,3の基準電圧の差を2Dよりやや大きめ
になるよう抵抗分割を行っておくと、V/A>Dの条件
下では、コンバレータ2,3の内の一方が、仮に最小差
分電圧を満たさない場合でも、他方は必ず満たすことに
なる。4はコンパレータ2,3の出力の排他的論理和を
とるEOR回路であるが、コンバレータ2,3の両方が
最小差分電圧の条件を満足しているときは、EOR回路
4の出力は論理値「0」であるが、一方がこの条件を満
足しなくなると、そのコンバレータ出力は不定となり通
常は発信状態となる為、EOR回路4の出力には論理値
「1」も出現するようになる。
5はこのEOR回路4の出力に論理値「1』が出現した
ことを記憶するメモリであり、一度でも論理値「1」が
出現すると、7の可変停電流源への制御信号により6の
可変停電流源の電流値を変化されて、コンパレータ2,
3のそれぞれの基準電圧TをV/2Aだけ変化させる.
この結果、コンパレータ2,3はいずれも最小差分電圧
の条件を満足することになり、安定した2値化信号出力
8が得られることになる。
ことを記憶するメモリであり、一度でも論理値「1」が
出現すると、7の可変停電流源への制御信号により6の
可変停電流源の電流値を変化されて、コンパレータ2,
3のそれぞれの基準電圧TをV/2Aだけ変化させる.
この結果、コンパレータ2,3はいずれも最小差分電圧
の条件を満足することになり、安定した2値化信号出力
8が得られることになる。
以上説明したように、本発明は、しきい値の異る2ヶの
コンパレータと、そのコンバレータ出力どうしの排他的
論理和をとる回路と、EOR回路の出力によってコンパ
レータのしきい値を変化させる回路とを有することによ
り、性質ディジタル信号や楕戒回路に高い精度を要求す
ることなく、安定した2値化信号を得られるという効果
がある.
コンパレータと、そのコンバレータ出力どうしの排他的
論理和をとる回路と、EOR回路の出力によってコンパ
レータのしきい値を変化させる回路とを有することによ
り、性質ディジタル信号や楕戒回路に高い精度を要求す
ることなく、安定した2値化信号を得られるという効果
がある.
第1図は本発明の一実施例のブロック図である.1・・
・CRT映像信号の入力、2,3・・・コンパレータ、
4・・・EOR回路、5・・・メモリ、6・・・可変定
電流源、7・・・可変定電流源への制御信号、8・・・
2値化信号出力.
・CRT映像信号の入力、2,3・・・コンパレータ、
4・・・EOR回路、5・・・メモリ、6・・・可変定
電流源、7・・・可変定電流源への制御信号、8・・・
2値化信号出力.
Claims (1)
- しきい値の異る2ケのコンパレータと、前記2ケのコ
ンパレータ出力の排他的論理和を演算する排他的論理和
回路と、前記排他的論理和の出力によつて前記2ケのコ
ンパレータのしきい値を変化させる回路とを有すること
を特徴とした画像の2値化方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1191726A JPH0355968A (ja) | 1989-07-24 | 1989-07-24 | 画像の2値化方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1191726A JPH0355968A (ja) | 1989-07-24 | 1989-07-24 | 画像の2値化方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0355968A true JPH0355968A (ja) | 1991-03-11 |
Family
ID=16279470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1191726A Pending JPH0355968A (ja) | 1989-07-24 | 1989-07-24 | 画像の2値化方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0355968A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054742A (ja) * | 2004-08-13 | 2006-02-23 | Nec Micro Systems Ltd | 信号検出回路 |
-
1989
- 1989-07-24 JP JP1191726A patent/JPH0355968A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054742A (ja) * | 2004-08-13 | 2006-02-23 | Nec Micro Systems Ltd | 信号検出回路 |
US7199620B2 (en) | 2004-08-13 | 2007-04-03 | Nec Electronics Corporation | Signal detecting circuit |
JP4623556B2 (ja) * | 2004-08-13 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 信号検出回路 |
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