JPH0354476B2 - - Google Patents
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- JPH0354476B2 JPH0354476B2 JP56207736A JP20773681A JPH0354476B2 JP H0354476 B2 JPH0354476 B2 JP H0354476B2 JP 56207736 A JP56207736 A JP 56207736A JP 20773681 A JP20773681 A JP 20773681A JP H0354476 B2 JPH0354476 B2 JP H0354476B2
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- semiconductor film
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- 239000010408 film Substances 0.000 claims description 97
- 239000004065 semiconductor Substances 0.000 claims description 27
- 230000003647 oxidation Effects 0.000 claims description 23
- 238000007254 oxidation reaction Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 16
- 239000010409 thin film Substances 0.000 claims description 16
- 238000001259 photo etching Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000010407 anodic oxide Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000008151 electrolyte solution Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- FJGWNVJDJRWCDF-UHFFFAOYSA-N potassium ethane-1,2-diol nitrate Chemical compound [N+](=O)([O-])[O-].[K+].C(CO)O FJGWNVJDJRWCDF-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタの製造方法に関し、
とくに薄膜トランジスタのゲートの絶縁膜の形成
方法に関する。
とくに薄膜トランジスタのゲートの絶縁膜の形成
方法に関する。
薄膜トランジスタは半導体膜とゲート絶縁膜と
ゲート電極との積層構造からなり、ゲート電極に
印加する電位によりチヤネル領域の導電率を変調
してスイツチングを行つている。現在ゲート絶縁
膜としては、主に二酸化シリコン（SiO2）が用
いられている。薄膜トランジスタを表示装置の表
示パネルのスイツチング素子として用いるとき
は、薄膜トランジスタを形成する基板としてはガ
ラスを用いている。薄膜トランジスタを形成する
基板としてガラスを用いると、シリコンを熱酸化
処理して二酸化シリコンを形成することは難し
く、低温形成で可能な化学気相成長法（CVD）
にて、二酸化シリコンを形成している。この化学
気相成長法で形成した二酸化シリコンは、熱酸化
法により形成した二酸化シリコンに比較して膜の
均一性、絶縁性、膜中欠陥密度、界面準位密度の
点で劣つている。
ゲート電極との積層構造からなり、ゲート電極に
印加する電位によりチヤネル領域の導電率を変調
してスイツチングを行つている。現在ゲート絶縁
膜としては、主に二酸化シリコン（SiO2）が用
いられている。薄膜トランジスタを表示装置の表
示パネルのスイツチング素子として用いるとき
は、薄膜トランジスタを形成する基板としてはガ
ラスを用いている。薄膜トランジスタを形成する
基板としてガラスを用いると、シリコンを熱酸化
処理して二酸化シリコンを形成することは難し
く、低温形成で可能な化学気相成長法（CVD）
にて、二酸化シリコンを形成している。この化学
気相成長法で形成した二酸化シリコンは、熱酸化
法により形成した二酸化シリコンに比較して膜の
均一性、絶縁性、膜中欠陥密度、界面準位密度の
点で劣つている。
本発明の目的は、上記課題を解決して、低温で
熱酸化膜と同等な膜質を有する薄膜トランジスタ
のゲート絶縁膜が形成可能な製造方法を提供する
ことにある。
熱酸化膜と同等な膜質を有する薄膜トランジスタ
のゲート絶縁膜が形成可能な製造方法を提供する
ことにある。
上記目的を達成するため、本発明における薄膜
トランジスタの製造方法は下記記載の工程により
行う。
トランジスタの製造方法は下記記載の工程により
行う。
(イ) 絶縁性を有する基板上の全面に半導体膜を形
成し、ホトエツチングにより半導体膜をパター
ニングし、全面にマスク膜を形成し、このマス
ク膜をパターニングしてチヤネル領域上にマス
ク膜を形成し、マスク膜の非形成領域の半導体
膜に不純物イオンを導入して高濃度領域を形成
し、マスク膜を除去する工程と、この高濃度領
域を陽極として陽極酸化を行い半導体膜表面に
酸化膜を形成する工程と、ホトエツチグにより
この酸化膜に接続穴を形成する工程と、ゲート
電極、およびソースドレイン電極を形成する工
程とを有する。
成し、ホトエツチングにより半導体膜をパター
ニングし、全面にマスク膜を形成し、このマス
ク膜をパターニングしてチヤネル領域上にマス
ク膜を形成し、マスク膜の非形成領域の半導体
膜に不純物イオンを導入して高濃度領域を形成
し、マスク膜を除去する工程と、この高濃度領
域を陽極として陽極酸化を行い半導体膜表面に
酸化膜を形成する工程と、ホトエツチグにより
この酸化膜に接続穴を形成する工程と、ゲート
電極、およびソースドレイン電極を形成する工
程とを有する。
(ロ) 絶縁性を有する基板上の全面に半導体膜を形
成し、ホトエツチングによりこの半導体膜をパ
ターニングし、全面にマスク膜を形成し、この
マスク膜をパターニングしてチヤネル領域上に
マスク膜を形成し、マスク膜の非形成領域の半
導体膜に不純物イオンを導入して高濃度領域を
形成し、マスク膜を除去し、全面に耐酸化膜を
形成し、この耐酸化膜をパターニングしてチヤ
ネル領域上に開口を形成する工程と、高濃度領
域を陽極として陽極酸化を行い耐酸化膜開口内
の半導体膜表面にゲート絶縁膜を形成する工程
と、ゲート電極、およびソースドレイン電極を
形成する工程とを有する。
成し、ホトエツチングによりこの半導体膜をパ
ターニングし、全面にマスク膜を形成し、この
マスク膜をパターニングしてチヤネル領域上に
マスク膜を形成し、マスク膜の非形成領域の半
導体膜に不純物イオンを導入して高濃度領域を
形成し、マスク膜を除去し、全面に耐酸化膜を
形成し、この耐酸化膜をパターニングしてチヤ
ネル領域上に開口を形成する工程と、高濃度領
域を陽極として陽極酸化を行い耐酸化膜開口内
の半導体膜表面にゲート絶縁膜を形成する工程
と、ゲート電極、およびソースドレイン電極を
形成する工程とを有する。
以下図面を用いて本発明の実施例を説明する。
第１図ａ〜ｄは本発明における薄膜トランジス
タの製造方法の第１の実施例を示す断面図であ
る。
タの製造方法の第１の実施例を示す断面図であ
る。
まず、第１図ａに示すように、ガラスウからな
る基板１１上の全面に半導体膜１３を形成する。
半導体膜１３としては、シリコン、ゲルマニユウ
ム、ガリウムヒ素等が適用可能で、形成方法とし
ては化学気相成長法、物理蒸着法、あるいはプラ
ズマ化学気相成長法等がある。その後全面に感光
性樹脂（図示せず）を回転塗布法により形成し、
所定のホトマスクを用いて露光、および現像を行
い、パターニングした感光性樹脂を形成し、その
後このパターニングした感光性樹脂をマスクとし
て半導体膜１３をエツチングする、いわゆるホト
エツチングにより半導体膜１３をパターニングす
る。その後全面に感光性樹脂からなるマスク膜３
１を回転塗布法により形成する。その後所定のホ
トマスクを用いて露光、および現像処理をしてチ
ヤネル領域１５上にパターニングしたマスク膜３
１を形成する。その後イオン注入法によりマスク
膜３１に覆われていない領域の半導体膜１３に、
リン、ボロン等の不純物を導入して、高濃度領域
１７を形成する。すなわちマスク膜３１は不純物
導入の阻止膜としての役割をもつ。この高濃度領
域１７が後工程で説明する陽極酸化時の陽極とな
り、さらに高濃度領域１７は薄膜トランジスタの
ソースドレイン領域となる。
る基板１１上の全面に半導体膜１３を形成する。
半導体膜１３としては、シリコン、ゲルマニユウ
ム、ガリウムヒ素等が適用可能で、形成方法とし
ては化学気相成長法、物理蒸着法、あるいはプラ
ズマ化学気相成長法等がある。その後全面に感光
性樹脂（図示せず）を回転塗布法により形成し、
所定のホトマスクを用いて露光、および現像を行
い、パターニングした感光性樹脂を形成し、その
後このパターニングした感光性樹脂をマスクとし
て半導体膜１３をエツチングする、いわゆるホト
エツチングにより半導体膜１３をパターニングす
る。その後全面に感光性樹脂からなるマスク膜３
１を回転塗布法により形成する。その後所定のホ
トマスクを用いて露光、および現像処理をしてチ
ヤネル領域１５上にパターニングしたマスク膜３
１を形成する。その後イオン注入法によりマスク
膜３１に覆われていない領域の半導体膜１３に、
リン、ボロン等の不純物を導入して、高濃度領域
１７を形成する。すなわちマスク膜３１は不純物
導入の阻止膜としての役割をもつ。この高濃度領
域１７が後工程で説明する陽極酸化時の陽極とな
り、さらに高濃度領域１７は薄膜トランジスタの
ソースドレイン領域となる。
次に第１図ｂに示すように、チヤネル領域１５
上のマスク膜３１を除去する。その後高濃度領域
１７を陽極とし、白金からなる対向電極と陰極と
する電解液中での陽極酸化を行い、半導体膜１３
表面に陽極酸化膜からなる酸化膜１９を形成す
る。半導体膜１３をシリコンで構成したときは、
電解液としてエチレングリコールの硝酸カリウム
と水との混合溶液を用いる。チヤネル領域１５上
の酸化膜１９がゲート絶縁膜となる。
上のマスク膜３１を除去する。その後高濃度領域
１７を陽極とし、白金からなる対向電極と陰極と
する電解液中での陽極酸化を行い、半導体膜１３
表面に陽極酸化膜からなる酸化膜１９を形成す
る。半導体膜１３をシリコンで構成したときは、
電解液としてエチレングリコールの硝酸カリウム
と水との混合溶液を用いる。チヤネル領域１５上
の酸化膜１９がゲート絶縁膜となる。
次に第１図ｃに示すように、ホトエツチングに
より高濃度領域１７上の酸化膜１９に接続穴２１
を形成する。
より高濃度領域１７上の酸化膜１９に接続穴２１
を形成する。
次に第１図ｄに示すように、全面にアルミニウ
ムを真空蒸着法、あるいはスパツタリング法で形
成する。その後ホトエツチングによりアルミニウ
ムからなるゲート電極２３、およびソースドレイ
ン電極２５を形成し、薄膜トランジスタが完成す
る。
ムを真空蒸着法、あるいはスパツタリング法で形
成する。その後ホトエツチングによりアルミニウ
ムからなるゲート電極２３、およびソースドレイ
ン電極２５を形成し、薄膜トランジスタが完成す
る。
次に本発明の第２の実施例における薄膜トラン
ジスタの製造方法を第２図ａ〜ｄの断面図を用い
て説明する。
ジスタの製造方法を第２図ａ〜ｄの断面図を用い
て説明する。
まず第２図ａに示すように、第１図ａを用いて
説明した方法と同様な工程により、半導体膜１３
をパターニングし、半導体膜１３に選択的にイオ
ン注入するとにより高濃度領域１７とチヤネル領
域１５とを形成する。その後全面に耐酸化膜２７
として感光性樹脂を全面に形成し、所定のホトマ
スクを用いて露光、現像処理を行い、チヤネル領
域１５が開口した耐酸化膜２７を形成する。耐酸
化膜２７としては、ポリイミド樹脂も適用可能で
あり、このポリイミド樹脂を耐酸化膜２７として
用いたときは、ホトエツチングによりポリイミド
樹脂をパターニングする。
説明した方法と同様な工程により、半導体膜１３
をパターニングし、半導体膜１３に選択的にイオ
ン注入するとにより高濃度領域１７とチヤネル領
域１５とを形成する。その後全面に耐酸化膜２７
として感光性樹脂を全面に形成し、所定のホトマ
スクを用いて露光、現像処理を行い、チヤネル領
域１５が開口した耐酸化膜２７を形成する。耐酸
化膜２７としては、ポリイミド樹脂も適用可能で
あり、このポリイミド樹脂を耐酸化膜２７として
用いたときは、ホトエツチングによりポリイミド
樹脂をパターニングする。
次に第２図ｂに示すように、高濃度領域１７を
陽極とし、白金からなる対向電極を陰極とする電
解液中での陽極酸化を行い、耐酸化膜２７開口内
の半導体膜１３表面に陽極酸化膜からなるゲート
絶縁膜２９を形成する。
陽極とし、白金からなる対向電極を陰極とする電
解液中での陽極酸化を行い、耐酸化膜２７開口内
の半導体膜１３表面に陽極酸化膜からなるゲート
絶縁膜２９を形成する。
次に第２図ｃに示すように、陽極酸化のマスク
として用いた耐酸化膜２７を除去する。この耐酸
化膜２７の除去は、湿式あるいは乾式によるエツ
チングにより行う。
として用いた耐酸化膜２７を除去する。この耐酸
化膜２７の除去は、湿式あるいは乾式によるエツ
チングにより行う。
次に第２図ｄに示すように、全面にアルミニウ
ムを真空蒸着法、あるいはスパツタリング法で形
成する。その後ホトエツチングによりアルミニウ
ムからなるゲート電極２３、およびソースドレイ
ン電極２１５を形成し、薄膜トランジスタが完成
する。以上の説明では第２図ｃに示す工程で、耐
酸化膜２７を除去したが、この耐酸化膜２７を除
去せず、耐酸化膜２７に接続穴を形成し、ソース
ドレイン電極を形成しても良い。
ムを真空蒸着法、あるいはスパツタリング法で形
成する。その後ホトエツチングによりアルミニウ
ムからなるゲート電極２３、およびソースドレイ
ン電極２１５を形成し、薄膜トランジスタが完成
する。以上の説明では第２図ｃに示す工程で、耐
酸化膜２７を除去したが、この耐酸化膜２７を除
去せず、耐酸化膜２７に接続穴を形成し、ソース
ドレイン電極を形成しても良い。
さらに第１図および第２図を用いて説明した実
施例においては、ゲート電極２３とソースドレイ
ン電極２５とを同一材料で形成し、ホトエツチン
グにより同時に形成したが、ゲート電極２３とソ
ースドレイン電極２５とを異なる材料で構成し、
膜形成工程とホトエツチング工程とを繰り返し
て、ゲート電極２３とソースドレイン電極２５と
を形成しても良い。
施例においては、ゲート電極２３とソースドレイ
ン電極２５とを同一材料で形成し、ホトエツチン
グにより同時に形成したが、ゲート電極２３とソ
ースドレイン電極２５とを異なる材料で構成し、
膜形成工程とホトエツチング工程とを繰り返し
て、ゲート電極２３とソースドレイン電極２５と
を形成しても良い。
以上の説明で明らかなように、高濃度領域を陽
極として陽極酸化を行う本発明の製造方法によ
り、熱酸化膜と同等の均一性、絶縁性、膜中欠陥
密度、界面準位密度の優れた膜質を有するゲート
絶縁膜が得られ、さらにこのゲート絶縁膜を低温
で形成することが可能となる。
極として陽極酸化を行う本発明の製造方法によ
り、熱酸化膜と同等の均一性、絶縁性、膜中欠陥
密度、界面準位密度の優れた膜質を有するゲート
絶縁膜が得られ、さらにこのゲート絶縁膜を低温
で形成することが可能となる。
第１図ａ〜ｄは本発明の第１の実施例における
薄膜トランジスタの製造方法を工程順に示す断面
図、第２図ａ〜ｄは本発明の第２の実施例におけ
る薄膜トランジスタの製造方法を工程順に示す断
面図である。 １３……半導体膜、１５……チヤネル領域、１
７……高濃度領域、１９……酸化膜、２３……ゲ
ート電極、２５……ソースドレイン電極、２９…
…ゲート絶縁膜。
薄膜トランジスタの製造方法を工程順に示す断面
図、第２図ａ〜ｄは本発明の第２の実施例におけ
る薄膜トランジスタの製造方法を工程順に示す断
面図である。 １３……半導体膜、１５……チヤネル領域、１
７……高濃度領域、１９……酸化膜、２３……ゲ
ート電極、２５……ソースドレイン電極、２９…
…ゲート絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性を有する基板上の全面に半導体膜を形
成し、ホトエツチングにより該半導体膜をパター
ニングし、全面にマスク膜を形成し、該マスク膜
をパターニングしてチヤネル領域上に前記マスク
膜を形成し、前記マスク膜の非形成領域の前記半
導体膜に不純物イオンを導入して高濃度領域を形
成し、前記マスク膜を除去する工程と、 該高濃度領域を陽極として陽極酸化を行い前記
半導体膜表面に酸化膜を形成する工程と、 ホトエツチングにより該酸化膜に接続穴を形成
する工程と、 ゲート電極、およびソースドレイン電極を形成
する工程とを有することを特徴とする薄膜トラン
ジスタの製造方法。 ２ 絶縁性を有する基板上の全面に半導体膜を形
成し、ホトエツチングにより該半導体膜をパター
ニングし、全面にマスク膜を形成し、該マスク膜
をパターニングしてチヤネル領域上に前記マスク
膜を形成し、前記マスク膜の非形成領域の前記半
導体膜に不純物イオンを導入して高濃度領域を形
成し、前記マスク膜を除去し、全面に耐酸化膜を
形成し、該耐酸化膜をパターニングして前記チヤ
ネル領域上に開口を形成する工程と、 前記高濃度領域を陽極として陽極酸化を行い前
記耐酸化膜開口内の前記半導体膜表面にゲート絶
縁膜を形成する工程と、 ゲート電極、およびソースドレイン電極を形成
する工程とを有することを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20773681A JPS58108774A (ja) | 1981-12-22 | 1981-12-22 | 薄膜トランジスタの製造方法 |
| GB08221029A GB2107115B (en) | 1981-07-17 | 1982-07-19 | Method of manufacturing insulated gate thin film effect transitors |
| US06/621,324 US4502204A (en) | 1981-07-17 | 1984-06-15 | Method of manufacturing insulated gate thin film field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20773681A JPS58108774A (ja) | 1981-12-22 | 1981-12-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108774A JPS58108774A (ja) | 1983-06-28 |
| JPH0354476B2 true JPH0354476B2 (ja) | 1991-08-20 |
Family
ID=16544683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20773681A Granted JPS58108774A (ja) | 1981-07-17 | 1981-12-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108774A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9960281B2 (en) | 2015-02-09 | 2018-05-01 | The Hong Kong University Of Science And Technology | Metal oxide thin film transistor with source and drain regions doped at room temperature |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526087A (en) * | 1975-06-30 | 1977-01-18 | Ibm | Insb semiconductor device |
-
1981
- 1981-12-22 JP JP20773681A patent/JPS58108774A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526087A (en) * | 1975-06-30 | 1977-01-18 | Ibm | Insb semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58108774A (ja) | 1983-06-28 |
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