JPH0353775B2 - - Google Patents
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- JPH0353775B2 JPH0353775B2 JP56146761A JP14676181A JPH0353775B2 JP H0353775 B2 JPH0353775 B2 JP H0353775B2 JP 56146761 A JP56146761 A JP 56146761A JP 14676181 A JP14676181 A JP 14676181A JP H0353775 B2 JPH0353775 B2 JP H0353775B2
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76808—Input structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
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Description
【発明の詳細な説明】
本発明は電荷結合装置の入力に関する。
従来の電荷係合装置の入力は第一導電型半導体
基板上に第二導電型の拡散領域を設け、この第二
導電型の拡散領域に隣接して第１のゲート電極を
設け、この第１ゲート電極に隣接して第２のゲー
ト電極を設け、さらに第２のゲート電極に隣接し
て第３のゲート電極を設けている。そして第２の
ゲート電極は１層目又は２層目のみの電極で構成
されており、製造上のバラツキにより注入電荷量
が大きくバラツく欠点があつた。
基板上に第二導電型の拡散領域を設け、この第二
導電型の拡散領域に隣接して第１のゲート電極を
設け、この第１ゲート電極に隣接して第２のゲー
ト電極を設け、さらに第２のゲート電極に隣接し
て第３のゲート電極を設けている。そして第２の
ゲート電極は１層目又は２層目のみの電極で構成
されており、製造上のバラツキにより注入電荷量
が大きくバラツく欠点があつた。
まず図を用いて従来の電荷転送装置について述
べる。第１図は従来の電荷転送装置の入力近傍の
平面図の１例であり、第２図はそのＡ−A′に於
ける断面図である。Ｐ型半導体基板４上に形成さ
れた拡散領域１はＮ型領域で接続部２′を通じて
アルミニウム等の配線２に接続され、入力電極と
して外部から電位が加えられるようになつてい
る。拡散領域１、すなわちＮ型拡散層に、絶縁酸
化膜５を介して隣接して第１のゲート電極１１が
あり、引き続いて第２のゲート電極２１があり、
さらに第３のゲート電極３１，３２がある。第３
のゲート電極３１，３２は接続部３０を通じて互
いに結線され、同一電極として動作するようにし
てある。１２は第１のゲート電極のアルミ配線で
あり、２３は第２ゲート電極のアルミ配線であ
る。本図の例では第３のゲート電極３１，３２は
電荷転送部のシフトレジスタのクロツク電位５３
に接続されている。電極４１，４２と電極５１，
５２はそれぞれ接続部４０，５０で接続されて電
荷転送用レジスタの電極を構成しており、各々ク
ロツク配線４３，５３に接続されている。本例は
２相クロツクを使用している。３は電荷が転送さ
れるチヤンネル領域である。第１図において破線
で示した電極２１，３２，４２，５２は最初に形
成される１層目のボリシリ電極であり、実線で示
した電極１１，３１，４１，５１は次に形成され
る２層目のボリシリ電極である。
べる。第１図は従来の電荷転送装置の入力近傍の
平面図の１例であり、第２図はそのＡ−A′に於
ける断面図である。Ｐ型半導体基板４上に形成さ
れた拡散領域１はＮ型領域で接続部２′を通じて
アルミニウム等の配線２に接続され、入力電極と
して外部から電位が加えられるようになつてい
る。拡散領域１、すなわちＮ型拡散層に、絶縁酸
化膜５を介して隣接して第１のゲート電極１１が
あり、引き続いて第２のゲート電極２１があり、
さらに第３のゲート電極３１，３２がある。第３
のゲート電極３１，３２は接続部３０を通じて互
いに結線され、同一電極として動作するようにし
てある。１２は第１のゲート電極のアルミ配線で
あり、２３は第２ゲート電極のアルミ配線であ
る。本図の例では第３のゲート電極３１，３２は
電荷転送部のシフトレジスタのクロツク電位５３
に接続されている。電極４１，４２と電極５１，
５２はそれぞれ接続部４０，５０で接続されて電
荷転送用レジスタの電極を構成しており、各々ク
ロツク配線４３，５３に接続されている。本例は
２相クロツクを使用している。３は電荷が転送さ
れるチヤンネル領域である。第１図において破線
で示した電極２１，３２，４２，５２は最初に形
成される１層目のボリシリ電極であり、実線で示
した電極１１，３１，４１，５１は次に形成され
る２層目のボリシリ電極である。
次に第２図を参照して本実施例のＡ−A′の断
面構造をより詳細に説明する。Ｐ型半導体基板４
上に絶縁酸化膜５を介してポリシリコンによる電
極１１，２１，３１，３２，４１，４２，５１，
５２が作られている。電荷転送部は埋込チヤンネ
ル構成であり、Ｐ型半導体基板４にＮ型電体領域
６が形成され、さらに電荷の転送に方向性を持た
せる為に埋込チヤンネル中では２層目ゲート電極
４１，５１の下部にＰ型導電体領域７を有してい
る。
面構造をより詳細に説明する。Ｐ型半導体基板４
上に絶縁酸化膜５を介してポリシリコンによる電
極１１，２１，３１，３２，４１，４２，５１，
５２が作られている。電荷転送部は埋込チヤンネ
ル構成であり、Ｐ型半導体基板４にＮ型電体領域
６が形成され、さらに電荷の転送に方向性を持た
せる為に埋込チヤンネル中では２層目ゲート電極
４１，５１の下部にＰ型導電体領域７を有してい
る。
次に上記電荷転送装置の入力動作を通常よく使
用される電位平衡法によつて説明する。第３図ａ
は入力部の断面図であり、ｂ〜ｄは電位平衡法に
よる電荷注入のポテンシヤル図である。同ｂ，
ｃ，ｄはこの順に従つて時間経過によるポテンシ
ヤルを示している。電荷の注入は入力拡散層１の
電位が第１入力ゲートＧ１のポテンシヤルより高
くなつた時ポテンシヤル井戸に流れ込み、又入力
拡散層１の電位が第１入力ゲートＧ１のポテンシ
ヤルより低くなつた時余剰電荷は入力拡散層１側
に流れ出て、第２入力ゲートＧ２下に、第１入力
ゲートＧ１と第２入力ゲートＧ２の電極下のポテ
ンシヤル差分だけ転送電荷として残る。この転送
電荷が後段のシヤフトレジスタに転送されて電荷
転送が行われる。転送電荷量Ｑは、 Ｑ∝（G1とG2の電位差）×（G2のチヤンネル面
積） の関係にある。ここで（Ｇ１とＧ２の電位差）は
外部からの与えられるゲート電圧により制御され
るが、（Ｇ２のチヤンネル面積）は製造時のバラ
ツキに左右される。電荷転送装置において電荷注
入量は非常に重要な項目であり、上記構造のもの
は第２ゲートＧ２の長さ、つまり第３図における
第２ゲートＧ２のチヤンネル長ｌに大きく依存す
る。第２ゲートＧ２のチヤンネル長ｌは第２ゲー
トＧ２の製造時のエツチング状態のバラツキによ
るので、ウエツトエツチングにおいては特に制御
がむずかしい。又微細パターン化するにはチヤン
ネル長ｌは短い方が良いが、ｌを短くするとバラ
ツキの割合はさらに大きくなる。このように従来
構造のものは第２ゲートＧ２のチヤンネル長ｌに
よつて注入電荷量が大きく影響を受け、注入電荷
量の制御はむずかしい状態であつた。上記は動作
方法として電位平衡法を述べたが、ダイオードカ
ツトオフ法も第２ゲートＧ２下のチヤンネル面積
に依存するので電荷注入量がバラツクことは全く
同様である。
用される電位平衡法によつて説明する。第３図ａ
は入力部の断面図であり、ｂ〜ｄは電位平衡法に
よる電荷注入のポテンシヤル図である。同ｂ，
ｃ，ｄはこの順に従つて時間経過によるポテンシ
ヤルを示している。電荷の注入は入力拡散層１の
電位が第１入力ゲートＧ１のポテンシヤルより高
くなつた時ポテンシヤル井戸に流れ込み、又入力
拡散層１の電位が第１入力ゲートＧ１のポテンシ
ヤルより低くなつた時余剰電荷は入力拡散層１側
に流れ出て、第２入力ゲートＧ２下に、第１入力
ゲートＧ１と第２入力ゲートＧ２の電極下のポテ
ンシヤル差分だけ転送電荷として残る。この転送
電荷が後段のシヤフトレジスタに転送されて電荷
転送が行われる。転送電荷量Ｑは、 Ｑ∝（G1とG2の電位差）×（G2のチヤンネル面
積） の関係にある。ここで（Ｇ１とＧ２の電位差）は
外部からの与えられるゲート電圧により制御され
るが、（Ｇ２のチヤンネル面積）は製造時のバラ
ツキに左右される。電荷転送装置において電荷注
入量は非常に重要な項目であり、上記構造のもの
は第２ゲートＧ２の長さ、つまり第３図における
第２ゲートＧ２のチヤンネル長ｌに大きく依存す
る。第２ゲートＧ２のチヤンネル長ｌは第２ゲー
トＧ２の製造時のエツチング状態のバラツキによ
るので、ウエツトエツチングにおいては特に制御
がむずかしい。又微細パターン化するにはチヤン
ネル長ｌは短い方が良いが、ｌを短くするとバラ
ツキの割合はさらに大きくなる。このように従来
構造のものは第２ゲートＧ２のチヤンネル長ｌに
よつて注入電荷量が大きく影響を受け、注入電荷
量の制御はむずかしい状態であつた。上記は動作
方法として電位平衡法を述べたが、ダイオードカ
ツトオフ法も第２ゲートＧ２下のチヤンネル面積
に依存するので電荷注入量がバラツクことは全く
同様である。
本発明は上記欠点を改良し、注入電荷量をより
正確に制御できる電荷転送装置を提供することに
ある。
正確に制御できる電荷転送装置を提供することに
ある。
本発明では第２ゲート電極を第１層目電極と第
２層目電極で構成し、該第２ゲートの電極の長さ
は第１層目の電極の同一方向の端の位置によつて
規定されるものである。すなわち本発明によれ
ば、第一導電型半導体に設けられた第二導電型の
拡散領域と、この第二導電型の拡散領域に隣接し
て設けられた第１のゲート電極、該第１のゲート
電極に隣接して設けられた第２のゲート電極、該
第２のゲート電極に隣接して設けられた第３のゲ
ート電極からなる電荷注入手段とを具備した電荷
転送装置において、第２のゲート電極が１層目電
極と２層目電極とで構成されていることを特徴と
する電荷転送装置を得る。特に第１ゲート電極の
うち第１ゲート電極から遠い方の部分電極とは同
時に形成されることが望ましい。
２層目電極で構成し、該第２ゲートの電極の長さ
は第１層目の電極の同一方向の端の位置によつて
規定されるものである。すなわち本発明によれ
ば、第一導電型半導体に設けられた第二導電型の
拡散領域と、この第二導電型の拡散領域に隣接し
て設けられた第１のゲート電極、該第１のゲート
電極に隣接して設けられた第２のゲート電極、該
第２のゲート電極に隣接して設けられた第３のゲ
ート電極からなる電荷注入手段とを具備した電荷
転送装置において、第２のゲート電極が１層目電
極と２層目電極とで構成されていることを特徴と
する電荷転送装置を得る。特に第１ゲート電極の
うち第１ゲート電極から遠い方の部分電極とは同
時に形成されることが望ましい。
本発明によると第２ゲートの長さＬが第１層目
電極の同一方向の端によつて規定されるので、製
造時にオーバーエツチやアンダーエツチが起つて
も長さＬは変化せず、注入転送電荷量のバラツキ
は少い。特にアナログ信号処理に利用される場合
は正確に電荷が注入されることは非常に有益なこ
とである。又高速動作を考えると、転送方向に直
角な方向の巾は20〜50μｍと大きくしても、転送
方向の長さＬは短い方が良い。従つて、チヤンネ
ル長Ｌを短くしていく場合、第２ゲート電極を第
１層又は第２層のみで構成すると、チヤンネル長
Ｌのバラツキは大きくなり、注入電荷量のバラツ
キも大きなものとなる。このように第２ゲート電
極を第１層目と第２層目の電極で構成すること
は、高速用のチヤンネル長Ｌの短い高性能な電荷
転送装置を実現する場合にも大変効果がある。
電極の同一方向の端によつて規定されるので、製
造時にオーバーエツチやアンダーエツチが起つて
も長さＬは変化せず、注入転送電荷量のバラツキ
は少い。特にアナログ信号処理に利用される場合
は正確に電荷が注入されることは非常に有益なこ
とである。又高速動作を考えると、転送方向に直
角な方向の巾は20〜50μｍと大きくしても、転送
方向の長さＬは短い方が良い。従つて、チヤンネ
ル長Ｌを短くしていく場合、第２ゲート電極を第
１層又は第２層のみで構成すると、チヤンネル長
Ｌのバラツキは大きくなり、注入電荷量のバラツ
キも大きなものとなる。このように第２ゲート電
極を第１層目と第２層目の電極で構成すること
は、高速用のチヤンネル長Ｌの短い高性能な電荷
転送装置を実現する場合にも大変効果がある。
次に本発明の一実施例を図面を用いて説明す
る。
る。
第４図は本発明を適用した電荷転送装置の入力
近傍の平面図である。第５図は第４図におけるＢ
〜B′の断面図である。第４図、第５図において
１１，２２，３２，４２，５２は最初に形成され
る１層目ポリシリコン電極で、２１，３１，４
１，５１は次に形成される２層目ポリシリコン電
極である。その他の信号は第１図と第２図で示し
たものと同じなので省略する。本実施例では第２
ゲートを２層目ポリシリコン電極２１と１層目ポ
リシリコン電極２２で構成する。特に第１ゲート
１１と第２ゲートのうち第１ゲート１１より遠い
方の電極２２とは同じ１層目のポリシリコン電極
で形成されている。このようにすると、注入電荷
量の決定に大きな影響を持つ第２ゲート長さＬ１
は、第１層目ポリシリコン電極で作られた第１ゲ
ート１１の右端と第２ゲート２２の右端との距離
で決まり、これはマスクの出来上り精度には依存
するがゲート１１やゲート２２のエツチング状態
にはほとんど影響されず一定である。なぜならゲ
ート１１，２２は同一条件で製造され同一条件で
加工エツチングされるからである。そして注入電
荷量は第２ゲートの長さＬ１が一定に作れるの
で、十分に制御され特性の良い電荷注入装置が出
来る。又ペレツト間、ウエハー間のバラツキも少
く、製造上の歩留も良くなる。第２ゲート電極２
１と２２の下のゲート酸化膜厚は通常同一の厚さ
に作りポテンシヤル差を無くしておく方が使い安
いが、必ずしもこの限りではない。
近傍の平面図である。第５図は第４図におけるＢ
〜B′の断面図である。第４図、第５図において
１１，２２，３２，４２，５２は最初に形成され
る１層目ポリシリコン電極で、２１，３１，４
１，５１は次に形成される２層目ポリシリコン電
極である。その他の信号は第１図と第２図で示し
たものと同じなので省略する。本実施例では第２
ゲートを２層目ポリシリコン電極２１と１層目ポ
リシリコン電極２２で構成する。特に第１ゲート
１１と第２ゲートのうち第１ゲート１１より遠い
方の電極２２とは同じ１層目のポリシリコン電極
で形成されている。このようにすると、注入電荷
量の決定に大きな影響を持つ第２ゲート長さＬ１
は、第１層目ポリシリコン電極で作られた第１ゲ
ート１１の右端と第２ゲート２２の右端との距離
で決まり、これはマスクの出来上り精度には依存
するがゲート１１やゲート２２のエツチング状態
にはほとんど影響されず一定である。なぜならゲ
ート１１，２２は同一条件で製造され同一条件で
加工エツチングされるからである。そして注入電
荷量は第２ゲートの長さＬ１が一定に作れるの
で、十分に制御され特性の良い電荷注入装置が出
来る。又ペレツト間、ウエハー間のバラツキも少
く、製造上の歩留も良くなる。第２ゲート電極２
１と２２の下のゲート酸化膜厚は通常同一の厚さ
に作りポテンシヤル差を無くしておく方が使い安
いが、必ずしもこの限りではない。
第６図は本発明を適用した他の実施例の平面図
であり、第７図は第６図におけるＣ−C′の断面図
である。第６図第７図において電極１１，２２，
４１，５１は２層目ポリシリコン電極で、電極２
１，３１，４２，５２は１層目ポリシリコン電極
で作られている。本実施例においても第２ゲート
を１層目ポリシリコン電極２１と２層目ポリシリ
コン電極２２で構成しており、電極１１と２２と
は共に２層目ポリシリコンで形成してある。本実
施例においても、第２ゲートのチヤンネル長Ｌ２
は、第１層目で作られた第２ゲート電極２１の左
端と第３ゲート電極３１の左端との距離で規定さ
れ、本発明の第１の実施例と同様、注入電荷量の
バラツキの少い電荷転送装置が実現できる。
であり、第７図は第６図におけるＣ−C′の断面図
である。第６図第７図において電極１１，２２，
４１，５１は２層目ポリシリコン電極で、電極２
１，３１，４２，５２は１層目ポリシリコン電極
で作られている。本実施例においても第２ゲート
を１層目ポリシリコン電極２１と２層目ポリシリ
コン電極２２で構成しており、電極１１と２２と
は共に２層目ポリシリコンで形成してある。本実
施例においても、第２ゲートのチヤンネル長Ｌ２
は、第１層目で作られた第２ゲート電極２１の左
端と第３ゲート電極３１の左端との距離で規定さ
れ、本発明の第１の実施例と同様、注入電荷量の
バラツキの少い電荷転送装置が実現できる。
以上のように、第２ゲートを１層目電極と２層
目電極により構成した本発明は、注入電荷量のバ
ラツキを少く制御できるので、特性のよい電荷転
送装置が実現できる。本発明の実施例ではレジス
タ部に埋込チヤンネルを使用したが、これは本発
明に直接かかわるところではなく、表面チヤンネ
ルであつても良い。又本発明は電荷転送装置の入
力部分に関するもので、本発明の入力構造を適用
した一次元ラインセンサー、２次元エリアセンサ
ー、遅延線等に適用できることは明白である。
目電極により構成した本発明は、注入電荷量のバ
ラツキを少く制御できるので、特性のよい電荷転
送装置が実現できる。本発明の実施例ではレジス
タ部に埋込チヤンネルを使用したが、これは本発
明に直接かかわるところではなく、表面チヤンネ
ルであつても良い。又本発明は電荷転送装置の入
力部分に関するもので、本発明の入力構造を適用
した一次元ラインセンサー、２次元エリアセンサ
ー、遅延線等に適用できることは明白である。
第１図は従来の電荷転送装置の平面図、第２図
は第１図のＡ−A′にそつた断面図、第３図ａ〜
ｄは電位平衡法による電荷注入のポテンシヤル図
である。第４図、第６図は本発明の一実施例の平
面図、第５図は第４図のＢ−B′にそつた断面図、
第７図は第６図のＣ−C′にそつた断面図。 １……Ｎ型拡散層、３……チヤンネル領域、４
……Ｐ型半導体基板、５……絶線酸化膜、６……
Ｎ型導電体、７……Ｐ型導電体、２，１２，２
３，３３，４３，５３……配線層、１１，２１，
２２，３１，３２，４１，４２，５１，５２……
電極。
は第１図のＡ−A′にそつた断面図、第３図ａ〜
ｄは電位平衡法による電荷注入のポテンシヤル図
である。第４図、第６図は本発明の一実施例の平
面図、第５図は第４図のＢ−B′にそつた断面図、
第７図は第６図のＣ−C′にそつた断面図。 １……Ｎ型拡散層、３……チヤンネル領域、４
……Ｐ型半導体基板、５……絶線酸化膜、６……
Ｎ型導電体、７……Ｐ型導電体、２，１２，２
３，３３，４３，５３……配線層、１１，２１，
２２，３１，３２，４１，４２，５１，５２……
電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板に設けられた他の導電
型の拡散領域と、該拡散領域に隣接して前記半導
体基板上に絶縁膜を介して設けられた第１のゲー
ト電極と、該第１のゲート電極に隣接して前記半
導体基板上に絶縁膜を介して設けられた第２のゲ
ート電極とを含む電荷注入手段と、該電荷注入手
段に隣接して前記半導体基板に設けられた該電荷
注入手段で注入された電荷を転送する電荷転送手
段とを有する電荷転送装置において、前記第２の
ゲート電極は前記第１のゲート電極に近く配置さ
れた第１の部分電極と該第１の部分電極と前記電
荷転送手段との間に該第１の部分電極に隣接して
設けられた第２の部分電極とを含んで構成されて
おり、該第１および第２の部分電極下の前記半導
体基板の表面領域は均一な不純物濃度を有し、該
第１および第２の部分電極と前記半導体基板間の
前記絶縁膜は均一な厚さを有し、かつこれら第１
および第２の部分電極には同一でかつ前記第１の
ゲート電極よりも深い電位を前記半導体基板に形
成する電位が与えられることを特徴とする電荷転
送装置。 ２ 前記第１ゲート電極と前記第２ゲート電極の
前記第２の部分電極とは同時に形成されたもの
で、前記第２のゲート電極の前記第１の部分電極
は前記第１のゲート電極および前記第２の部分電
極とは異なる工程で形成されたものであることを
特徴とする特許請求の範囲第１項記載の電荷転送
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146761A JPS5848464A (ja) | 1981-09-17 | 1981-09-17 | 電荷転送装置 |
| US06/418,956 US4546368A (en) | 1981-09-17 | 1982-09-16 | Charge transfer device having a precisely controlled injection rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146761A JPS5848464A (ja) | 1981-09-17 | 1981-09-17 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848464A JPS5848464A (ja) | 1983-03-22 |
| JPH0353775B2 true JPH0353775B2 (ja) | 1991-08-16 |
Family
ID=15414965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146761A Granted JPS5848464A (ja) | 1981-09-17 | 1981-09-17 | 電荷転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4546368A (ja) |
| JP (1) | JPS5848464A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62126667A (ja) * | 1985-11-27 | 1987-06-08 | Mitsubishi Electric Corp | 固体撮像素子 |
| JPS6316670A (ja) * | 1986-07-09 | 1988-01-23 | Fuji Photo Film Co Ltd | 電荷結合素子を用いた遅延素子 |
| US4949183A (en) * | 1989-11-29 | 1990-08-14 | Eastman Kodak Company | Image sensor having multiple horizontal shift registers |
| US5182429A (en) * | 1991-05-23 | 1993-01-26 | Westinghouse Electric Corp. | System and method for laser welding the inner surface of a tube |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017940A (ja) * | 1973-06-13 | 1975-02-25 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2721039C2 (de) * | 1977-05-10 | 1986-10-23 | Siemens AG, 1000 Berlin und 8000 München | Digitale Ladungsverschiebeanordnung |
| US4158209A (en) * | 1977-08-02 | 1979-06-12 | Rca Corporation | CCD comb filters |
| GB2010010B (en) * | 1977-10-19 | 1982-02-17 | Gen Electric Co Ltd | Charge coupled devices |
| GB2025135B (en) * | 1978-04-10 | 1982-05-12 | Gen Electric Co Ltd | Bulk-channel charge coupled device |
| JPS5553458A (en) * | 1978-10-16 | 1980-04-18 | Nec Corp | Charge coupled element |
-
1981
- 1981-09-17 JP JP56146761A patent/JPS5848464A/ja active Granted
-
1982
- 1982-09-16 US US06/418,956 patent/US4546368A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017940A (ja) * | 1973-06-13 | 1975-02-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848464A (ja) | 1983-03-22 |
| US4546368A (en) | 1985-10-08 |
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