JPH03504171A - ラスタ走査される表示装置用の垂直濾波装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ラスク走査される表示装置用の垂直ｒ波装置発明の背景： １　発明の分野 本発明はラスク走査される表示装置、とくに、コンピュータにより発生される画 素データを採用する表示装置用のビデオ信号のｒ波の分野に関するものである。

２、　従来技術 はとんどの陰極線管（ＣＲＴ）コンピュータビデオ表示装置はラスク走査で形成 される。それらの表示装置に用いられる規格の多くはテレビジョン規格にならう ことができる。初期のパーソナルコンピュータの多くは、利用者が低価格のテレ ビジョン受像器を使用できるようにするために互換できるＮＴＳＣ信用を用いて いる。他の場合には、ＮＴＳＣ信号とともに用いられるオーバーレイのような信 号をコンピュータが発生する。したがって、パーソナルコンピュータは、飛越し 走査式ラスク走査表示装置に使用するための画素データをしばしば発生する。

コンピュータにより発生されたデータは、テレビカメラで発生されるビデオ信号 よりもそのデータを、飛越し走査式ラスク走査表示装置にとって望ましくなくす るいくつかの特性を有する。たとえば、画素データは画素間でそれの全範囲にわ たって変化（たとえば振幅）を示すことができる。すなわち、ある画素から次の 画素の間で画素データ中にほぼ任意の変化が起シ得る。対照的に、従来のテレビ カメラからのビデオデータは１個の画素区域以上のものを包含するビームスポッ トを用いる。この場合に１個の画素のために解釈されたデータは、周囲の区域の 輝度と色をある程度まで考慮に入れる。したがって、カメラ内の映像をビームが 走査するにつれてぼけや、プレさえも起ることがある。

人の視覚系は縁部検出系である。形の外形を描く輪郭を探すには眼は非常に良い 。例を与えるために、密度が高くなる一連の隣接する灰色バーを表示すると、バ ーの間の縁部が強調されているように見える。

感覚的には灰色バーはバーの輪郭内部を埋めつくした色（５ｏｌｉｄ　ｃｏｌｏ ｒｓ　）のようには見えず、灰色バーの縁部の間で陰をつけたように見える。い いかえると、灰色バーの境界は眼の縁部検出機構により強調されて見える。

飛越し走査表示装置で典型的な実在世界の光景が表示される時には、１つの光景 から次の光景へ急に移り変わることはない。物体は一般には非常にくっきりとし た縁部を持たず、また非常にくっきりとした縁部を有するものでも、それの縁部 が走査線と整列するようなことは通常はない。その結果として、眼は１本の走査 線から次の走査線まで縁部を見つけることはできない。１本の走査線と次の走査 線の間の縁部を眼が見つけることができないとすると、線の間を識別することは できない。飛越し走査表示装置においては、３０分の１秒ごとに完全なフレーム が描かれるが、６０分の１秒ごとに飛越し走査するから、与えられた走査線また は次の走査線が明滅させられる。眼はそれら多数の走査線を６０フレ一ム／秒の 率で明滅する太い線として知覚する。もつとも、それらの走査線は実際には３０ フレ一ム／秒で明滅する。このモデルによシ、飛越し走査表示を詳しく調べると ３０フレ一ム／秒でちらつくことを知覚することになる。これは実際に起るもの である。

ＮＴＳＣテレビジョンにおいて個々の走査線を十分に良く見たとすると、実在の 世界の映像でも飛越し走査のちらつき（すなわち、３０フレ一ム／秒の明滅）が 見える。

インターフェイス表示装置におけるマツキントラツユ（ＭＡＣＩＮＴＯ８Ｈ）　 コンピュータ映像のようなコンピュータが発生する映像の場合には、まつ白　（ ｓｏｌｉｄ　ｗｈｉｔｅ　）　　またはまつ黒（５ｏｌｔｄ　ｂｌａｃｋ）以外 のものがあるほぼあらゆる場所では垂直方向の寸法が急に変化する。典型的なマ ツキントラシュ（登録商標）・ウィンドウのトップにおける「レーシング・スト ライプス」（あるいは黒と白の水平線）の場合には、ウィンドウの長さを横切っ て引き伸ばされ、何本かの線に対して繰返えされる、可能な、黒から白への最も 急激な変化が存在する。ここでは、１本の走査線から次への縁部を検出すること は人の眼にとっては容易であるから、眼は走査線を３０フレ一ム／秒で明滅する 個々の走査線と見なす。観察者の視覚的な知覚は、表示において急激な変化があ ると、ＮＴＳＣ映像がいやになるほど十分にちらつく。

１つの付加的な精妙さは述べる価値がある。人の眼は、垂直方向の寸法に急な変 化が存在する場所（すなわち、縁部）ではどこでもちらつく表示を見る。

しかし、各種のグラフィックパターンに対してちらつきの程度は一様ではない。

最悪のパターンは、上記の、ウィンドウの頂部を横切るレーシング・ストライプ である。テキストおよびランダムなパターンは同様にちらつくが、そんなにひど いものではない。

このことは、（レーシング會ストライプの場合におけるように）パターンに高い 水平相関がある垂直縁部を見分けることが容易であるが、（テキストの場合にお けるように）低い水平相関がある縁部を見つけることが困難であるという事実に よシ説明される。

（後でわかるように、本発明は精妙さに対して適応ｒ波を行う。） 数多くの従来技術が知られており、それにはこのちらつきを除くアンチエイリア シング（ａｎｔｉ−ａｌｉａｓｉｎｇ　）　フィルタを採用する技術が含まれる 。ある場合には、フィルタはカメラビームのソフト化効果を複製する、すなわち 、一群の画素または画素のスポットのための画素データを「平均化」すなわち「 巻いてＪＰ波された画素データを生ずる。一般に、それらの技術はかなシの計算 費用を要する。

わかるであろうように、本発明は垂直方向だけにｒ波された画素データを提供す る。ｒ波された画素データを供給するために本発明によシ行われるコンポルピン グ（ｃｏｎｖｏｌｖｉｎｇ　）は「至急に」行われる。

というのは計算の要求は従来技術の装置によシ求められる計算要求よシ十分に少 い。

発明の概要 ラスク走査されるビデオ表示装置において垂直にｒ波された画素データを発生す るための改良した方法について説明する。ビデオデータはフレームバッファに格 納される。そのフレームバッファは走査線により編成され、各走査線に沿う各画 素に対してデータが格納される。最初の線の最初の画素に対してｒ波された画素 データを発生するために、ｎ番目の走査線、ｎ＋１番目の走査線、ｎ＋２番目の 走査線・・・・ｎ＋Ｎ番目の走査線のそれぞれの第１の画素に対して画素、デー タがバッファから読出される。これらの走査線に沿う他の画素に対する画素デー タがフレームバッファから読出される前に行われる。これによって、全てのデー タが各走査線に対して読出されたとすると、複数の線バッファ、または付加フレ ームバッファでさえに対する必要を避ける。ｎ番目、ｎ＋１番目、ｎ＋２番目・ ・・ｎ＋Ｎ番目の走査線の最初の画素に対する画素データがコンポルブされて、 最初の走査線の最初の画素に対する画素データを供給する。

現在の好適な１つの「ノｈ−ドウエア」実施例においては、Ｎ＝２である場合に は、画素データはビデオＲＡＭ５　（ＶＲＡＭ５　）　の２つのバンクに格納さ れ、走査線Ｏ１１，４，５，８，９・・・　に対するビデオデータが１つのバン クに格納され、走査線２．３．６．７．１０．１１・・・　に対するビデオデー タは他のバンクに格納される。次に、走査線０．１．２．３の画素０に対するデ ータがＶＲＡＭから読出される。線０１１．２の画素に対するデータがコンボル ブされる。線３の画素Ｏに対するデータは無視される。この処理は画素１に対し て繰返えされ、それから他の画素に対しても繰返えされて線を完成する。

この実施例においては、コンボルビフグ処理は比較的簡単な重みづけにより構成 され、ｆｉ＋１ｎ＋１走査線データへ与えられる重さと比較された時に、重さの 半分はｎ走査線とｎ＋２走査線の画素データへ与えられ。

本発明の他の詳細は「ソフトウェア」実施例を含む下記の詳細な説明から明らか であろう。

図面の簡単な説明 第１図はビデオ装置における本発明の全体的な配置を示す全体的なブロック図、 第２図はフレームバッファからデータを読出すために本発明により用いられる方 法を示すために用いられる線図、 第３図はフレームバッファからデータを読出すために本発明によシ用いられる別 の方法を示すために用いられる線図、 第４図は本発明において用いられるコンボルバの実施例を示すために用いられる ブロック図、第５図は本発明において用いられるコンボルバの別の実施例を示す ために用いられるブロック図、第６図は各画素のために多くないビットが格納さ れる場合にとくに有用なコンボルブされたデータを得るための別の方法を示すブ ロック図、第７Ａ図は本発明のコンボルバで使用できる一般的なプリスケーラの ブロック図、 第７Ｂ図は本発明のコンボルバで使用できる別のグリスケーラのブロック図、 第８図は両方向インターリ−ピングを採用する本発明の現在の好適な１つの−・ −ドウエア実施例を示す回路のブロック図、 第９図は第８図の回路の動作を説明するために用いられる画素データの流れを示 す線図、第１０図は両方向インターリーブされた第８図の７レームバツフアに対 するＣＰＵアドレスとＶＲＡＭアドレスの間の関係を示す線図、 第１１図は四方向インターリ−ピングを採用する本発明の別のハードウェア実施 例を示す回路のブロック図、 第１２図は第１１図の回路の動作を説明するために用いられる画素データの流れ を示す線図、第１３図は四方向インターリーブされた第１０図のフレームバッフ ァに対するＣＰＵアドレスとＶＲＡＭアドレスの間の関係を示す線図、 第１４図は、プレーナフレームバッファに対するものである、ソフトウェアプロ グラムで実現された本発明の実施例を示す流れ図、 第１５図はプレーナフレームバッファをよシ図形的な態様で示し、 第１６図は「ずんぐシ」フレームバッファに対して本発明をソフトウェアで実現 する際の第１の過程を示し、 第１７図は第１６図に関連して説明した実現の第２の過程を示し、　　　　　　 　　　　　　　　　１第１８図は第１６図と第１７図に関連して説明した実現の 第３の過程を示し、 第１９図は第１６図〜第１８図に関連して説明した実現の第４の過程を示し、 第２０図は第１６図〜第１９図に関連して説明した実現の第５の過程を示し、 第２１図は色ルックアップテーブルにロードされたグレイ値を示す。

本発明の詳細な説明 ラスク走査されるビデオ表示装置においてデータをｒ波する方法と装置を説明す る。本発明は垂直方向（走査線の方向に垂直）にｒ波する。本発明を完全に理解 できるようにするために、以下の説明においては、特定の事項の詳細について数 多く述べである。しかし、そのような特定の詳細事項なしに本発明を実施できる ことが当業者には明らかであろう。

その他の場合には、本発明を不必要に詳しく説明して本発明をあいまいにしない ようにするために、周知の回路およびコンピュータはブロック図の態様で示した 。

発明の概観 まず、フレームバッファ１０が示されている第１図を参照する。この好適な実施 例においては、そのフレームバッファ１０は、たとえばダイナミックランダムア クセスメモリ（ＤＲＡＭｓ　）　ｔたはビデオランダムアクセスメモリ（ＶＲＡ Ｍ５　）から構成された通常のフレームバッファとすることができる。最もしば しば、データは走査線によシフレームバソファ内で編成され、データは各走査線 に沿って各画素に対して格納される。ある場合には、与えられた画素に対する画 素データが格納され、各ビットが異なる１つのプレーン（すなわち、第１５図の プレーナフレームバッファ）に格納されるように、画素データはプレーン内で編 成される。この構成でデータが編成されると、走査アドレスが各プレーンからの ビットをメモリから読出させる。ビットは組合わされて画素を構成し、したがっ て、与えられた画素に対するデータがビデオ表示のためにメモリから読出される 。

（プレーンによシ構成されているメモリへデータが書込まれると、８ビツト語ま たは１６ビツト語が各プレーンへしばしば書込まれる。これは、画素当り１ビツ トだけが格納され、したがってデータが１つのプレーンだけに書込まれる白黒表 示装置、または二色表示装置に対してとくに有用である。）本発明のある実施例 に対しては、データは上記のような通常のやり方で格納される。他の実施例にお いては、第８図を参照して説明するように、データはメモリの２つのバンクの間 で両方向インターリーブされる。

しかし、この構成でも、データは走査線によりいぜんとして格納される。

ビデオ表示装置へ出力信号を供給するために、バッファ内のデータをアドレスす るためにアドレス発生器１１が用いられる。本発明でわかるであろうように、バ ッファからデータが走査される順序は従来技術で用いられる順序とは異なるから 、アドレス発生器１１はこの独特のアドレッシング順序をとる。

（これは第１図において「カーネル（Ｋｅｒｎｅｌ）走査される」と呼ばれる。

）採用される特定の順序は、とくに第２図と第３図を参照して行う以下の説明、 から明らかになるであろう。従来の発生器の場合におけるように、アドレス発生 器１１はドツトクロックに全体的に同期させられる。

バッファ１０からの出力はコンボルバ１２によシコンボルプされる。このコンボ ルバ１２の出カバビデオ表示装置のために通常のやり方で使用できる画素データ である。コンボルバ１２については第４図と第５図を参照して説明する。それの 部分を第７Ａ図と第７Ｂ図を参照して説明する。

この好適な実施例においては、コンボルバ１２の出力はガンマ補正される。その ガンマ補正はこの技術において周知であり、ＣＲＴ表示の非直線輝度カーブを補 償するために用いられる。

以下の説明においては、バッファ１０は画素データを格納すると仮定する。色ル ックアップテーブルのような別のメモリに対するポインタをバッファが格納でき ることがわかるであろう。この場合にはバッファ１０の出力は色ルックアップテ ーブルへ結合され、その色ルックアップテーブルの出力はコンボルバ１２へ結合 される。

第２図においては、示されている格子内の各ブロックはピットマツプされたバッ ファ内の画素を表す。

水平方向においては、画素にはＯから９まで番号がつけられる。典型的なメモリ においては、表示によシ多くの画素が用いられることがわかるであろう。

垂直方向では画素データ行に、線０で始って、線５で終る走査線により番号がつ けられる。また、典型的な表示装置においては、より多くの走査線が用いられる ことがわかるであろう。したがって、第２図は典型的なフレームバッファにおい て見られるデータ編成を表す。

本発明に対しては、与えられた画素（たとえば画素Ｏ）に対するデータは、画素 １に対する画素データがメモリから読出される前に何本かの線（たとえば線１． ２．３）に対してメモリから読出される。

アドレス画素の何本かの線に対する画素データはコンボルプされて表示装置によ シ用いられる画素データを供給する。

更に詳しくいえば、第２図において、メモリから画素１９に対するデータが読出 される前に、場所１６．１７．１８におけるデータはメモリから読出される。そ れから、場所１６．１γ、１８からの画素データはコンポルブされて表示線の画 素１０に対する画素データを供給する。次に、場所１９．２０．２１における画 素データがメモリから読出され、コンボルプされて表示線の画素ｌに対する画素 データを供給する。この処理は走査線１〜３に対する各画素０〜９に対して続け られ、与えられた表示線に対する画素データを供給する。

図示の実施例に対しては、コンボリューション処理においてデータの３本の線が 用いられる。実際には任意の数の線を使用でき、たとえば線ｎ％ｎ＋１、ｎ＋２ ・・・ｎ＋Ｎからのデータをまず用いて第１の表示線に対する画素データを供給 する。これに続いて、線ｎ＋１、ｎ＋２、ｎ＋３・１Ｉａｎ＋Ｎ＋１からのデー タを用いて第２の表示線に対する画素データを供給する。しかし、画１Ｍ＋１に 対する画素データがバッファから読出される前にコンボリューションにおいて用 いられる全ての走査線に対して、たとえば画素Ｍに対する全ての画素データが読 出される。

ある場合には、フレームバッファに対して用いられるアドレッシングおよびマツ ピングスキームが、各アドレスに対する１つの画素のためのデータよシ多くのデ ータを供給する。第３図に示すように、１つのアドレスが線１の画素Ｏと画素１ に対する画素データを供給すると仮定する。これは囲み線２３により図に示され ている。本発明によシ、線２３に関連するデータはメモリからまず読出され、そ れに線２４と２５に関連するコンボリューションが読く。

それから画素０に対する線１，２．３の画素０に対するデータに対してコンポリ ュー７ヨンが行われ、それに線１．２．３に対して、画素１に対するデータが続 く。今は線２６．２７．２８に関連するデータがメモリから読出される、等であ る。

この好適な実施例において説明されているような特別に構成されたフレームバッ ファにおいては、１つのアドレスがバッファ内の何本かの線に対するデータを供 給する。たとえば、１つのアドレスは線２３．２４．２５に関連するデータを供 給できる。この場合には、画素Ｏに対する第１のデータがコンポルプされ、それ から画素１に対する第１のデータがコンポルプされる。その後で線２６．２７． ２８に関連するデータがメモリから読出され、画素２に対するデータがコンボル プされ、それから−素３に対するデータがコンボルプされる。この処理は走査線 １．２．３に対する線に沿う全てのデータに対して続けられる。

したがって、一般的に、走査線上の以後の画素についての画素データがバッファ から読出される前に、走査線ｎ、ｎ＋１．　ｎ＋２　　＊ｅ争　ｎ＋Ｎ　　に対 する第１の画素についてのデータがバッファから読出される。

それからこのデータはコンボルプされて１つの画素についての画素データを供給 する。この処理は走査線ｎ　％　ｎ　＋１、ｎ＋２Φ・・ｆｉ−１−１ｔＪに沿 う各画素について繰返えされるこれに続いて、再びそれらの線に沿う以後の画素 についての画素データが読出される前に、走査線ｎ＋１、ｎ＋２・Φ・ｎ十Ｎ＋ １　に沿う第１の画素についてのデータがバッファから読出される。

それからこのデータはコンボルプされて次の表示線の第１の画素についてのる波 された画素データを供給する。この処理は、全表示に対して垂直ろ波されたデー タが供給されるまで繰返えされる。

コンボルバの実施例 上記のように、データのｒＮ＋　Ｉ　Ｊ本の線からの画素データをコンボルプで きる。ここで説明している好適な実施例においてはＮ＝２である。（この出願の 後の部分で他のカーネルについてのコンボリューションの説明がある。）この場 合には、Ｎは式ａＰ１＋５Ｐ２＋ａＰ３ヲ実現スル。ココニ、ＰＩはｎ番目の走 査線の第１の画素についての画素データ、Ｐ２はｎ＋１番目の線の第１の画素に ついての画素データ、画素３はｎ＋２番目の走査線についての画素データ、ｒａ ＪとｒｂＪは定数で、ｒｂＪは通常は「ａ」より大きい。典型的な用途において はａ＝１、ｂ＝２である。

第４図において、コンボルバ（第１図におけるカーネルコンボルバ１２に対応す る）は、バッファから入力画素データを受けるグリスケーラ３２を含む。

プリスケーラ３２によシ行われるプリスケーリングは係数表３３の出力により制 御される。表３３の出力は現在のサイクル数により制御される。それについては 後で説明する。プリスケーラ３２の出力は１つの入力を加算器３４へ供給する。

表３３の他の入力は実際は、ラッチ３５°とマルチプレクサ３１を介して結合さ れた後の加算器３４の出力である。マルチプレクサ３１はラッチ３５の出力また は値０を加算器３５への入力として供給する。「サイクルＯ」においてわかるで あろうように、０人力が加算器３４へ供給される。他の場合にはラッチ３５の内 容が加算器３４への入力である。ラッチ３５の内容は正規化器３６により正規化 される、正規化の量、典型的には一定である、は正規化値３７として図に示され ている。正規化器３６の出力はラッチ３によシ保持され、このラッチの内容は表 示線に沿う画素についての画素データを供給する。

実際には、プリスケーラは、係数１または２をデジタル乗算する単なるデジタル シックであシ、正規化器３６はデジタルデータを、たとえば４で除すためには２ つの場所だけデジタルデータを桁送シすることによシ除算を行う別のデジタルシ ックである。

上の式においてａ　＝　１およびｂ＝２であるとまず仮定する。更に、図示され 、かつ第２図を参照して説明したようにしてデータがバッファから走査されると も仮定する。コンボルバは３クロツクサイクル順序で動作することがわかる。サ イクル０の間は円１６に関連するデータはプリスケーラ３２へ結合される。サイ クル番号０は、係数表３３へ適用された時に、プリスケーラ３２に１をこのデー タへ乗じさせ、したがってデータは加算器３４へ直結される。

マルチプレクサ３１へ結合されたサイクルＯは加算器への０人力を選択する。し たがって、０は円１６に関連するデータに加え合わせる。このデータは画素クロ ックの制御の下にラッチ３５の中に単に保持される。次に、円１７に関連するデ ータがサイクル１でプリスケーラ３２へ結合される。表３３へのサイクル１人力 は、それを加算器３４へ結合する前に、そのデータを２だけ乗じさせる（１の左 桁送り）。

それと同時に、ラッチ３５の出力がマルチプレクサ３１を介して結合され、グリ スケーラ３２の出力に加え合わせる。したがって、和Ｐ＋２Ｐ２　　が形成され 、ラッチ３５へ結合される。表３３へ結合されたサイクル番号「２」はデータを 加算器３４へ直結させる。加算器３４はこのデータをラッチ３５内に含まれてい るデータに加え合わせて和Ｐｌ＋　２Ｐ２＋Ｐ３を形成する。この和はラッチ３ ５内に保持され、それから正規化器３４によシ正規化される。ここで説明してい る実施例においては、正規化器３６はデータを係数４で除しく２だけ右へ桁送シ ）、最後の弐Ｐ、　＋　２Ｐ２　＋　Ｐ３　　を形成する。結果としての画素デ ータはラッチ３８に保持される。サイクルＯではこのデータはランチ３８から読 出され、次の画素に対する新しいデータがプリスケーラ３２へ結合される。

第４のサイクルを使用できる（すなわち、サイクル３）。この場合にはサイクル ３はラッチ３８を制御できる。サイクル３の間はプリスケーラ３２に桁送りされ るデータはない。３サイクルタイミングが不便であるならばこれを使用できる。

別のコンボルバが第５図に示されている。この実施例においては、加算器４０が グリスケ−２４３の出力を第１の入力として受ける。また再び、プリスケーラ４ ３はバッファから画素データを受ける。グリスケーラ４３のプリスケーリングの 量は係数表４４により制御される。表４４の出力はその表へ結合されているサイ クル番号によシ制御される。加算器４４の他の入力端子はラッチ４２の出力を受 ける。ラッチへの入力はマルチプレクサ４１の出力である。マルチプレクサ４１ はプリスケーラ４３の出力または加算器４０の出力を選択する。マルチプレクサ ４１はサイクル０信号により制御される。サイクル０に対してはマルチプレクサ ４１はプリスケーラ４３の出力を選択し、それ以外はそれは加算器の出力を選択 する。ラッチ４２の出力は正規化器４６へ結合される。正規化の量は、「正規化 値４５」として示されている値によシ制御される。正規化器４５の出力はラッチ ４７へ結合される。ラッチ４７の出力はｆ波された画素データを供給する。

第５図の回路は第４図の回路と同じコンボリューションを行う。

画素０に対する線ｎについてのデータがプリスケーラ４３へ結合されると仮定す る。サイクルＯの間にマルチプレクサ４１はグリスケーラ４３の出力を選択し、 データをラッチ４２に結合する。プリスケーラ４３はデータの位どりは行わない 。その理由は上の式ではｎ　＝　１だからである。線ｎ＋１の画ｌＡＯについて のデータは２だけブリスケールされ、それからこのデータはラッチの内容に加え 合わされ、その和はマルチプレクサ４１へ結合され、そツチ４２に格納される。

和ａＰｓ　＋　２Ｐ２　＋　ａＰ３が形成され、計算され、ラッチ４２に格納さ れるまでこの処理は続けられる。正規化器４６はその和を係数４で除し、その結 果の正規化された値がラッチ４１へ結合される。また、サイクルＯでは（次の画 素に対するグリスケーラ４３への新しいデータのスタート）データはラッチから クロックされることにより、ｒ波された出力データを表示装置へ供給する。また 再び、ラッチ４７を制御する４番目のサイクル（サイクル３）で４サイクルスキ ームを使用できる。

第７Ａ図に乗算器５０を有する全体的なグリスケーラが示されている。入力画素 データがその乗算器へ結合され、乗算器の出力は位どシされた画素データを供給 する。乗算の量は係数ルックアップテーブル５１の出力により制御される。この 出力はサイクル番号により決定される。サイクル番号（たとえば１．２．３−　 　・）は、使用されるコンボリューションに対して要求される乗算の量を選択し 、それによシ、乗算器５０により行われる乗算の量を制御する。

第７Ｂ図はプリスケースを示す。このグリスケーラは、コンボリューション過程 で用いられる乗算が１または２による乗算を含む時に使用できる。この場合には 、乗算器５３が１つの端子に入力画素データを受け、他の端子に２が乗ぜられた （すなわち、１だけ左桁送りで、零が右を充す。）入力画素データを受ける。マ ルチプレクサ５３への「０」入力を選択するために、ｒＸ２Ｊ画素データを要求 するサイクル番号が用いられ、したがって必要とされている位どりされた入力画 素データを供給する。

上記コンボルバは直列カーネルデータ流に対してとくに良い。第６図は表１１に おいて実現されるコンボルバを示す。限られた数のビットが用いられる時、たと えば１−２−１が用いられる１ビット／画素表示装置においては、それはとくに 有用である。

コンボリューション算術の結果が予め計算され、表に置かれる。後でわかるよう に、これは本発明のソフトウェア実施例のために用いられる。その実施例におい ては色ルックアップテーブルがコンボリューションルックアップテーブルとして 用いるために予めロードされる。

発明の現在の好適な実施例 本発明の発明の現在の好適な実施例においては、画素データはＶＲＡＭメモリの ２つのバンクに格納される。それらのバンクは一緒にフレームバッファを構成す る。これが第８図にメモリ５８のバンクＯとバンク１で示されている。メモリの バンクのためのアドレスがＣｎＵまたは画素アドレスカウンタ５５から供給され る。それらのアドレスのうちの１つはマルチプレクサ５６により選択される。Ｃ ＰＵ　との間でやりとシされるデータはバス５９を介してメモリのＲＡＭポート へ結合される。バンクｏｔたは１のシフトレジスタの出力がマルチプレクサ６０ により選択される。（ＶＲＡＭシフトレジスタの３状態特徴が十分に速く切換わ るならば、このマルチプレクサを無くすことができる。） マルチプレクサ６０からの平行な線がラッチ６０のような３つのラッチへ結合さ れ、それからシフトレジスタ６３のような３つのシフトレジスタへ並列に結合さ れる。マルチプレクサ６４は３２のシフトレジスタの１つからのデータを選択し 、それを色ルックアップテーブル（ＣＬＵＴ　）　６５へ結合する。ＣＬＵＴの 出力はコンボルバ６Ｂのようなコンボルバへ結合される。そのコンボルバは上記 のようにして構成できる。コンボルバからのデジタル出力は変換器６９のような デジタル−アナログ変換器により変換されてＲＧＢ信号を色モニタへ供給する。

通常は、デジタルガンマ補正器がコンボルバ６８の後にデジタルで置かれ、また は変換器６９の後にアナログで置かれる。

第８図に示すように、画素データの偶数線対を格納するためにバンクＯが用いら れ、画素データの奇数線対を格納するためにバンク１が用いられる。これは線自 体ではなくて「線対」を指すことに注目されたい。更に詳しくいえば、「偶数線 対」は線Ｏと１．４と５．８と９等を指す。奇数線対は線２と３．６と７等を指 す。メモリの２つのバンクからのデータの流れ（両方向インターリ−ピングで） が−緒に多重化されて第９図に示すように１つの語の流れを形成する。これは４ 語の群を構成する。各群の１つの語は使用されない。他の３つの語は上記のよう にコンボルプされる。

バンクＯからの出力、とくに語０／線０、語０／線ｒ１、語１／！ｉｏおよび語 １／線１が第９図に示されている。バンク１からの対応する出力も示されており 、とくに語０／線２、語Ｏ／線３、語１／線２：および語ｌ／線３が示されてい る。多重化の後でそれらは１つの語の流れ、とくに語０／線２、語０／線１、語 ０／線３、語１／線Ｏ１語１／線Ｏ１語１／線２、語１／線１、語１／線３を供 給する。それから、コンポルピングで示されているように、飛越しフィールド１ 内の線１に対する１つの画素または複数の画素（６語に対して何個の画素が格納 されるかに依存する）についてのデータを供給するために語０／線Ｏ１語０／線 ２、語Ｏ／線２および語Ｏ／線１が用いられる。同様に、その線における以後の １つの画素または複数の画素に対して語１／線０１語１／線２、語１／線１がデ ータを供給する。この時には、語０／線３と語２／線３は無視される。メモリを 通る別のバスでは、飛越しフィールド２における線２についての画素に対するデ ータが用いられる；この時には語０／線Ｏ１語Ｏ／線ｌは無視される。

ＣＰＵの観点からは、ＶＲＡＭは連続ブロックとして見えるようにされる。そう するとインターリ−ピングはＣＰＵにとっては透明にされる。この透明さをもた らす相互接続は以下に説明する。

第１０図の左側の欄にＣＰＵ　　とＶＲＡＭの間のアドレスの通常の結合が示さ れている。実際に、ＣＰＵアドレス線とＶＲＡＭアドレス線の間に１対１０の接 続がある。第１Ｏ図の例は３２ビット語のサイズを仮定する。したがって、ＣＰ ＵアドレスとＡＯとＡ１は、特定のＶＲＡＭアドレスビットではなくて、ＶＲＡ Ｍバイト　および語をイネイブルするために用いられる。この理由から、ＣＰＵ アドレスビットＡ２がＶＲＡＭアドレスピッ）ＡＯへ結合され、ＣＰＵアドレス ビットＡ３がＶＲＡＭアドレスビットＡ１へ結合される等である。また、ＶＲＡ Ｍの　２つのバンクがあるから、１本のアドレス線バンク選択信号と名づけねば ならない。通常の結合では設計の便宜上任意のアドレスビットを使用できる。Ｃ ＰＵ　アドレスＡ１９　が例中のＢＡＮＫＳＥＬへ結合されているのが示されて いる。

両方向インターリ−ピングのためのＣＰＵアドレスビットとＶＲＡＭ　アドレス ビット社第１０図の第２の欄に示されている。この例は走査線当り１，０２４バ イトあると仮定する。もしそうだとすると、ＣＰＵからのアドレスピッ）　ＡＩ Ｏは、偶数走査線と奇数走査線の間で選択するビットである。このビットはＶＲ ＡＭ　のＡＯへ結合される。このビット取扱いの効果は、偶数走査線と奇数走査 線の間で選択する代シに、アドレスビットが奇数語と偶数語の間で選択し、それ によ９２本の線を語によシー緒にインターリ−ピングすることである。また、１ 本おきの走査線ごとにＶＲＡＭバンク０と１の間で選択するためにＡｌｌ　　が ＢＡＮＫＳＥＬへ結合される。両方向インターリ−ピングをＣＰＵにとって透明 に見えるようにするのはこのビット取扱いである。（走査線の長さは２のべきで あると仮定している。さもないとアドレッシングが一層複雑になる。） 第８図のシフトレジスタ６３のようなシフトレジスタを用いて１つの画素を語か らクロックにより出力させることができるようにする。典型的には、語には２つ 以上の画素が含まれるから、個々のビットをその語から除去できるようにするた めＫは並列にロードされるシフトレジスタを必要とされる。

四方向インターリーブされたＶＲＡＭ を採用する別の実施例 両方向インターリーブされた装置についての上記結果は、四方向インターリ−イ ンタが用いられるメモリの１つのバンクから得ることもできる。この実施例には 、後で説明するように、四方向インターリ−ピングのためにはデータの２つのコ ピーを必要とするために、２倍の記憶容量を必要とするという欠点がある。

第１１図は２ボー）　ＶＲＡＭ　　メモリを再び採用する四方向インターリーブ 実施例についてのブロック図を示す。メモリのＲＡＭポートがラッチ７３を介し てＣＰＵへ接続されて、データをメモリへ読込み、かつメモリから読出すことが できるようにする。ラッチ７４のような３つのラッチへメモリのシフトレジスタ ボートが結合され、各ラッチはシフトレジスタ７５のようなシフトレジスタへ結 合される。マルチプレクサ７６がシフトレジスタの１つを選択し、それの出力を ＣＬＵＴ７７へ結合する。ＣＬＵＴ　のデジタル色出力が、コンボルバ１８によ シコンボルプされた後で、ＲＧＢ出力を供給する。この実施例におけるラッチと 、シフトレジスタと、マルチプレクサと、ＣＬＵＴと、コンボルバとは、以下に 説明することを除き、第８図の実施例と同様に動作する。

ＣＰＵアドレスが並列ロードカウンタおよびラッチ８１（後述）へ結合された後 で、ＶＲＡＭ　へのアドレスはマルチプレクサ７９によシ、画素アドレスカウン タ８０またはＣＰＵから選択される。アドレスの最上位ビットがカウンタ８１へ 結合され、最下位ビットは単にラッチを通ってマルチプレクサ１９へ加えられる 。

説明したように、四方向インターリ−ピングにＶＲＡＭのｆｌｌ−′つのバンク が用いられ、画素データの２つの完全なコピーをＶＲＡＭ７２に格納することに よシ、後で明らかになるように、これは、それらの線から画素データを得、線の 種々の群を供給するために必要である。四方向インターリ−ピングはＣＰＵに語 を４線「ジグザグ」の順序でＶＲＡＭへ書込ませるが、ＣＰＵ　　の観点からは これは明らかである。

ＶＲＡＭ　においては、画素データの２つのコピーのおのおのは格納され、それ のインターｉ　１Ｊ−ピングは他のコピーから２本の線だけずらされる。すなわ ち、偶数コピーの最初の線の語順は線０７語０、線１／語Ｏ１線２／語０、線１ ／語Ｏ１線−１／語１、線−２／語１、線０／語１、線１／語１等である。（線 −１と線−２は表示における最上位ビットの線の上の黒い線を示す。それらは表 示の周縁部におけるちらつきを避けるために用いられる。それらは最上位ビット は色の黒を表すデータをロードされ、ひとたびロードされると、ＣＰＵによりア クセスする必要はない。） 画素データの２つの完全なコピーがメモリに格納されても、ＣＰＵは偶数コピー をアクセスするだけである。ＣＰＵがデータをメモリに書込むと、アドレスとデ ータは保持され、データを奇数コピーに書込むために書込み動作が繰返えされる 。更に、偶数コピーだけがＣＰＵにより読出される。奇数コピーに対するこの付 加書込みはフレームバッファ内の通常の回路により行われる。偶数コピーと奇数 コピーはＶＲＡＭ内の最上位ビットにより識別され、それにヨリ偶数フレームコ ピーをメモリの下半分に置き、奇数コピーを上半分に置く。偶数コピーのための 四方向インターリ−ピングは、奇数走査線と偶数走査線の間で選択し、それらの 走査線をＶＲＡＭのビット０へ接続するアドレスビットをＣＰＵから取出すこと によシ得られる。偶数走査線対と奇数走査線対の間で選択するＣＰＵからのアド レスビットはＶＲＡＭのビット１へ接続され、それからＣＰＵからの他の全ての ビットが第１３図の右欄に示されているように「上方へ」桁送りされる。また、 第１３図には、第１０図に示されているものと比較する目的で左の欄に通常の相 互接続が示されている。走査線当す１０２４バイトに対するこのビット再マツピ ングの効果は、奇数および偶数の走査線「ビット」（たとえばビット１０）が奇 数語と偶数語の間で選択し、奇数と偶数の走査線対ビット（たとえばビット１１ ）が奇数語対と偶数語対の間で選択する。ＣＰＵの観点から、また再び、メモリ は隣接するブロックと見える。

奇数フレームバッファコピー用の四方向インターリ−ピングは、ビット再マツピ ングの前は走査線２本分の長さを、ＣＰＵにより発生されたアドレスに加え合わ せる（たとえば、走査線当り１０２４バイトに対しては、ビット再マツピングの 前に数２０４８がＣＰＵアドレスに加え合わせる）ことを除き、偶数コピーと同 様にして得られる。この加算の効果はバッファ内の奇数コピーの内容を走査線２ 本分だけ（すなわち、再マツピング後は２語だけ）ずらすことである。（走査線 の長さは２のべきであると仮定している。さもなければアドレッシングは一層複 雑である。） ２走査線加算器は容易に実現される。その理由は、奇数バンクコピーがアドレス される唯一の時刻が偶数コピーがアドレスされた後だからである。この加算は第 １１図のカウンタ８１のカウントを増加することによりそのカウンタから得られ る。走査線当９１０２４バイトがあると仮定すると、ＣＰＵアドレスビットＡＯ −ＡＩＯカウンタのラッチに保持され、アドレスビット１１およびそれより高い アドレスビットがカウンタへ結合される。偶数コピーを書くために、アドレスビ ットはカウンタおよびラッチ８１により単に保持される。奇数コピーを書くため に、カウンタのカウントは増加させられ、保持されているデータが走査線２本分 ずらされてメモリに書込まれる。

アドレス取扱いの別の効果はメモリの出力（シフトレジスタのボート）を「線カ ッド」の走査線内に置くことである。偶数線カッドは０／１／２／３．４　／　 ｓ　／　６　／　７、ｓ　／　９　／　１０　／　１１等である。奇数線カッド は一２／−１１０／１．２／３／４．６／７／８／９等である。そうすると、コ ンボルバにより必要とされる３つ１組の各コンボリューションをそれらの線カッ ドの１つにおいて利用できる。線カッドは両方のフィールドに対して同じ順序に 順序づけられ、奇数線カッド−２／−１１０／１、偶数線カッドＯ／１／２／３ 、奇数線カッド２／３／４１５、偶数線カッド４１５／６／７等である。表示さ れる特定のフィールドは、３本の線のうちどれが各線カッドからコンポルプされ るかにより決定される。たとえば、線−１，１，３，５に対するフィールド１に おいては、３個１組−２７−Ｉｌｏ、Ｏ／１／２．２／３／４．４１５／６を必 要とすることである。そうすると線０．２，４．６に対するフィールド２におい ては、３個１組−１１０／１．１／２／３．３／４１５．５／６／７が必要とさ れ、その結果として同じ線カッド順序となる。

メモリの出力は保持され、線の順序と線カッドが異なることを除き、以前の実施 例について説明したようにしてシフトレジスタが用いられる。その違いが第１２ 図に示されている。

本発明のソフトウェア実施例 実時間コンボリューションを行うために、本発明の方法をソフトウェアで容易に 実現できる。発明の２つの実施例を以下に説明する。１つはプレーナフレームバ ッファに対するものであり、他は［ずんぐりした（　ｃｈｕｎｋｙ　）　Ｊ　　 ７レームバソフアに対するものである。プレーナフレームバッファに対する方法 は、画素（たとえば黒または白を示す）当＃）１ビツトがバッファに格納される 場合にとくに有用である。

この用途のため（および一般に受けいれられている定義である）プレーナフレー ムバッファはビットプレーンで構成されているものである。それらのビットプレ ーンのおのおのは表示の各画素に対して１ビツトを供給する。この構成はサン・ マイクロシステムズ社（Ｓｕｎ　Ｍｉｃｒｏｓｙｓｔｅｍｓ＋　Ｉｎｃ−）　、 アポ口（Ａｐｏｌｌｏ）、ニスジーアイ（ＳＧＩ）　　等により製造されている ような市販されている数多くのコンピュータで用いられている。与えられた画素 についての色を指定するために、各プレーンは１ビツトに寄与する。

したがって８つのプレーンがあるものとすると、色の最大の深さは画素当り２４ ビツト、等である。ＣＰＵはプレーナフレームバッファ内の語を１度にただ１つ のプレーンをアクセスする。たとえば、　ＣＰＵからの３２ビツトの読み書きに より、水平方向に隣接する３２個の画素の１ビツトをただちにアクセスできるよ うにされる。１つの画素中の全てのビットをＣＰＵがアクセスするためには、存 在するプレーンと同数のアクセスサイクルを行わなければならない。

対照的に、ずんぐりしたフレームバッファでは、与えられた画素に対する全ての ビットはメモリ語の隣接するビットとして格納される。たとえば、色の深さが画 素当シイビットであり、かつＣＰＵ語のサイズが３２ビツトであるとすると、各 ＣＰＵ語に８個の画素が格納される。プレーナフレームバッファとは異なり、与 えられたＣＰＵアクセスは与えられ画素中の全てのビットを常にアクセスし、あ る場合には、＠接する画素中のビットをアクセスする。ずンクリシたフレームバ ッフアバ、アップル：コンビ１−夕社（Ａｐｐｌｅ　Ｃｏｍｐｕｔｅｒ、　Ｉｎ ｃ、　）のマツキントラシュ（Ｍａｃｉｎｔｏｓｈ　）　Ｉ［コンピュータのよ うな市販されているコンピュータでも使用できる。

Ａ、プレーナフレームバッファに対する本分のソフトウェア実施例 画素表示当り１ビツトがフレームバッファ、たとえばプレーン０１に格納される と仮定する。第１４図を参照し、かつステップ８３をしばらく無視すると、画素 データをプレーンＯから１へ移動させるためにブロック移動が採用されるが、こ のデータがプレーン１へ移動させられると、ブロック８４に示すようにそれは走 査線１本分だけ下に置かれる。データはバッファのプレーンＯからプレーン２へ 再び移動させられるが、この時にはプレーン２に書込む時には、ステップ８５で 示されているように、プレーンＯと対比してそれは走査線１本分だけ上に書かれ る。ステップ８６により示されているように、プレー７０，１．２からのデータ はメモリから走査される。ブロック移動によシ上記コンボリューション（典型的 には１−２−１コンボリユーシヨン）をただちに行うために、適切なビットを各 画素のプレーン０．１．２で確実に利用できるようにされる。与えられた任意の 画素に対して、プレーン０は線ｎビットる含み、プレーン１は線ｎ−１ビットを 含み、プレーン２は線ｎ＋１１ビットを含む。

この方法のこの好適な実施例においては、コンボリューションは、実際に、メモ リからの可能な各３ビツトの組合わせ出力について予め計算されて、色ルックア ップテーブルに格納される。これはステップ８３に示されているステップ８３で はＣＬＵＴ　　にグレイスケールデータが予めロードされる。走査中のメモリの 出力はＣＬＵＴへ結合され、ＣＬＵＴの出力はステップ８７に示すようにコンボ ルプされた出力を供給する。

この実施例は第１５図に再び示されている。第１５図では、プレーナフレームバ ッファはプレーン８８８９．９０．９１の４つのプレーンを有する。典型的な動 作においては、各画素において定められた４ビツトは、破線９２内に示されてい るように、各プレーンから１つ供給される。また、典型的なカラー動作において は、バッファからの４ビツト出力が色ルックアップテーブルに格納されて、たと えば１２ビツトＲＧＢ出力を供給する。

本発明の方法が実現されると、画素当シ１ビット表示がプレーンＯに格納される 。装置が動作を開始すると、ＣＬＵＴの８つのエントリイ（画素当り３ビツトあ るから、８つのエントリイがある）がグレイスケールのテーブルにロードされる （第２１図参照）。それから、ＣＰＵはブレーンＯ全体のプレーン１へのブロッ ク移動を繰返えし行うが、走査線１本分下である。ブロック０からのデータもブ ロック２へ移動させられるが、この時には走査＠１本分だけ上である。これがひ とたび行われると、プレーン８８．８９．９０からのデータが色ルックアップテ ーブルへ結合されてグレイスケール出力を供給する。

（プレーン３からのデータ、もしあれば、はこのモードでは無視される。） スクリーンすなわち表示の縁部におけるちらつきを阻止するため、すなわち、１ 番上と１番下における急激な変化を阻止するためには、１番上と１番下において 表示の境界を滑かに黒にコンボルプすることが一般に最良である。これはブレー ン００１番上と１番下において黒に初期化されている１本の線を割当て、プレー ン１の１番上において２本の線を割当て、プレーン２の１番下において２本の線 を割当てることにより行われる。それらの「保護バンド」により１番上と１番下 の境界が黒へ滑かにコンボルプされる。

この好適な実施例においては、第１図のブロック１３により示されているように ガンマ補正が用いられる。そのガンマ補正はグレイスケールデータに組゛込むこ とができ、したがって初期化の時にＣＬＵＴにロードされる。

典型的な用途においては、１フレ一ム時間内にプレーン１と２へのブロック移動 を完了するためにはＣＰＵは十分には速くないことがある。プレーンＯは通ニ更 新されて、与えられた画素値に対する輝度の半分に寄与するから、数フレーム時 間内にブロック移動を完了するためにそれを視覚的に受けることができることが 見出されている。

Ｂ、ずんぐりした（　ｃｈｕｎｋｙ　）フレームバッファのためのソフトウェア 実施例 この実施例においては、ずんぐりしたフレームバッファによシ画素当９１ピット の実時間コンポリュー７ヨンが実現される。プレーナフレームバッファについて 上で説明した方法とは異って、データを再配置した時には画素当シの正確なビッ ト数を得ることができないから、必要なビット数よシ多い次の２のべき数が用い られる。ここで説明する実施例では、コンボリューションのために３本の線が用 いられ、したがって各画素ごとに画素の４ビツトがバッファに格納される。以下 に説明する方法はビットをそれの適切な位置に置く。

一４ｆ、ＲＡＭ　内の画素フレームバッファ「オフスクリーン」当り１ビツトが 描画のためにＣＰＨにより使用されることに注目すべきである。このフレームバ ッファは、表示を行うために実際に走査される画素フレームバッファ当シの４ビ ツトとは別である。

以下に説明する方法はデータを画素当り１ビツトのフレームバッファから読取シ 、そのデータを画素当シ４ビットに拡張し、それからそのデータを画素当り４ビ ツトのフレームバッファに書込む。この方法は、結果を画素当り４ビツトのフレ ームバッファに書込む前に、前の２本の線からの画素情報を一緒に組合わせる。

４ビツト画素が色ルックアップテーブルへ提示すレル）−１１−２−コンボリュ ーションのために適切なグレイスケールを探すために線ｎ−１，１％　　ｎ＋１ に対する３ビツトを利用できる。また、前の実施例のように、コンボリューショ ンを行うために色ルックアップテーブルヘゲレイスケール情報がロードされる（ 画素当り４ビツトのフレームバッファから読出された４ビツトのうちの３ビツト が、表示のために出力コンボルブされた信号を供給するために、ＣＬＵＴにより 使用される。）ステップ　０ ４つの３２ビツト語（Ａ％Ｂ、Ｃ，Ｄ）をＯに初期化する。（Ａ、Ｂ、Ｃ％Ｄは ＣＰＵ内の３２ビツトレジスタをおのおの指す。）３２ビツト語Ｒを画素当！０ １ビットのフレームバッファの１番上の走査線の最も左の画素位置から始って読 出す。Ａ、Ｂ。

Ｃ％Ｄは画素当り４ビツトのフレームバッファの１番上の走査線から始って隣接 する左から右への場所に全て格納される。

ステップ　１ 画素当り１ビツトのフレーム、バッファから読出された最後の３２ビツト語のす ぐ下の画素当り１ビツトのフレームバッファ中の３２ビツトからＲを読出す。こ れは第１６図に示されている。第１６図では語９３と９４の２語が画素当り１ビ ツトのフレームバッファ内の線ｎとｎ＋１について示されている。

ステップ２ 第１７図に示すように、各８ビツトが、ビット１から始って３２ビツト語列内で ４ビツト間隔で各８ビツトが置かれ（すなわち、ビットＯをビット１へ、ビット １をビット５へ、ビット２をビット９へ、等）、ビット０で始って４番目のビッ トごとに１が置かれるように、Ｒの１バイトが第２の３２ビツト語Ｍへ拡張する 。他の全てのビットはＯにセットする。たとえば、パイ）０１１１０１０１を（ ４の群として示されているように）０００１００１１００１１００１１００１０ ０１１　０００１　００１１　　へ変換する。これは２５６Ｘ３２ビツトのプレ ロードされるルックアップテーブルをＲＡＭに用いることによシ行われる。

ステップ　３ Ａを左へ１だけ桁送りする。モトローラ　（Ｍｏｔ。

ｒｏｌａ　）　　部品番号６８０２０番のようなあるマイクロプロセッサにおい ては、Ａを自身に加えることによりそれを一層速く行うことができる。第１８図 の上側部分にはＡは桁送シの前が示されており、第１８図の下側部分には桁送り の後が示されている。

ステップ４ 第１９図に示すように、Ｍをビットで論理和操作してＡにする。第１に、Ｒから のバイトからのビットに対応するＡ中のビットが全てＯであることがわかってい るから、その論理和操作でＲからのバイトを組合わせてＡＫする（０と論理和操 作されるものは何でもその値を保つ）。第２に、この論理和操作によシＡ中でビ ットＯから始まる４番目ごとの全てのビットが１にさする（これは下のステップ ＩＯにおける組合わせ操作を構成する）。

ステップ　５ 第２０図に示すように、Ａは画素当り４ビツトのフレームバッファのＡが最後に 格納された場所のすぐ下に格納される。

ステップ　６ Ｒからの他の３つのバイトに対してステップ２〜４を繰返えす。しかし、この時 にはＡの代シにＢ１Ｃ５Ｄを用いる。

ステップ　７ 上のステップ１におけるように、最後の３２ビツト語のすぐ下の画素当り１ビツ トのフレームバッファ内の次の３２ビツトｍに対してＲを読取る。

ステップ８ 第１７図に示すように、Ｒの１バイトをＭに拡張し、８ビツトのおのおのをビッ ト１から始って４ビット間隔で置く。また、ビットｏで始って０を４番目ごとの ビットに置き他の全てのビットを１にセットする。たとえば、バイト０１１０１ ０１　　を１１００１０へ変換する。これはＲＡＭ内の第２の２５６×３２ビツ トのプレロードされるルックアップテーブルにより行われる。

ステップ９ 第１８図に示すように、Ａを左へ１だけ桁送シする。また再び、ステップ３につ いて述べたように、Ａのそれ自身への加算を使用できる。

ステップ　１０ 第１９図に示すように、Ｍをビットで論理積操作してＡにする。第１に、Ｒから のバイトからのビットに対応するＡ中のビットが全て０であることがわかってい るから、その論理積操作でＲからのバイトを組合わせてＡにする（１と論理積操 作されるものは何でもその値を保つ）。第２に、この論理積操作によりＡ中でビ ット０から始まる４番目ごとの全てのビットが１にされる（これは上のステップ ４における組合をせ操作を構成する）。

ステップ１１ Ａは画素当り４ビツトの７レームパツフアのＡが最後に格納された場所のすぐ下 に格納される。第２０図の語９５を参照。

ステップ　１２ Ｒからの他の３つのバイトに対してステップ８〜ｌＯを繰返えす。それらはＡの 代りにＢ、Ｃ％Ｄにおいて組合わされる。第２０図の語９６．９７．９８を参照 。

ステップ　１３ フレームバッファの１番下に達するまでステップ１〜１２を繰返えし、それから 、１ビツト／画素フレームバッファの１番上の走査線上の、最後の動作の開始時 にロードされた場所のすぐ右側の画素に対してＲを読取る。４ビツト／画素フレ ームバッファの１番上の走査線上の、最後の動作の開始時にそれらがロードされ た場所のすぐ右側の隣接する左−右の場所にＡ、Ｂ、Ｃ，Ｄが全て格納される。

要約すると、第２０図の画素当り４ビツトのフレームバッファ１００内の画素を ビット１における線ｎ＋１、ビット２における線ｎ１　ビット３における線ｎ− １でコード化する（この結果としてのビット構成が第１９図に示されている）。

ピッ）０は第２０図のＣＬＵＴｌｏｌ　により無視される。第１６図の画素当り １ビツトのフレームバッファは、画素に対する既存のビットを１だけ左へ桁送シ し、新しいビットを画素当り４ビツトの語のビット１に組合わせることによシ、 各走査線に対する各４ビツト画素に加え合わされた新しいビットで垂直に走査さ れる。この桁送り動作により、画素を線ｎ−１（上の線）上の以前の中央位置か ら線ｎ上のそれの現在の中央位置へ調節される。いいかえると、動作が開始され ると、４ビツト画素データは線ｎ−２、ｎ−１、ｎ　からのビットを含む。その 理由は、上の線に対してそのデータが用いられたからである。左桁送シ動作によ り４ビツトの構成をｎ−１、ｎ　　およびビット１における１または０に変えら れる（ビットＯは無視される）。それから、画素当＃）１ビツトのフレームバッ ファからの新しいビットが組合されて線ｎ＋１　　に対するピッ）１にされる。

組立てられた新しい４ビツト語が画素当り４ビツトのフレームバッファに格納さ れ、述べたように、コンボリューションを行うためにＣＬＵＴ　　が用いられる 。

詳しくいえば、この方法はフレームバッファの左上から始まり、３２画素の欄ま で処理する。Ｒへの読込みにより３２個の１ビツト画素がロードされ、３２の各 ８ビツトが別々に処理される。３２ビツト語Ｍをフェッチするために最初の８ビ ツト（１バイト）がルックアップテーブルのインデックスとして用いられる。Ｍ は８個の画素を保持し、それらの画素は４ビツト／画素フレームバッファのため にそれらを組合わせる用意ができるように４ビツト間隔で拡げられる。

Ｍは、ビットごとの論理積操作組合わせまたは論理和操作組合わせのために用意 されたそれの残りでも組立てられる。それが論理積操作と論理和操作の間で交番 する理由は、Ｒからの８個の画素の宛先であるＡ内のビットをクリヤ（またはセ ット）する過程をそれが省くことである。論理積操作組合わせまたは論理和操作 組合わせの直前にＡは左へ桁送りされるから、Ｒビットの宛先のすぐ右のビット は、次のステップでＲビットが組合わせのために既に用意されているようにされ る。論理積操作はＯにすることによシ論理和操作の用意をし、論理和操作は１に することにより論理積操作の用意をする。

画素を前の線の中央に置かれることから現在の線の中央に置かれることへ更新す るためにＡは１だけ左へ桁送りされる。この左桁送りにより前の線ｎ＋１が現在 の線ｎへ移動させられ、前の線ｎが現在の線ｎ−１へ移動させられる。前の線ｎ −１（現在の線ｎ−２）は桁送りによシ出される。との桁送シはＡの３２ビツト に含まれている８個の画素の全てに対して適用されるから、それは人通シの並列 動作であることに注目されたい。また、前の線ｎ−１からのビットが次の４ビツ ト画素の使用されていないビット中まで左へ桁送Ｑされる（または３２ビツト語 の左側の縁部から離れる）ことにも注目されたい。

それから、論理積操作または論理和操作によｐＭはＡに組合わされる。ｎとｎ− １からのビットは単独のまま放置され、新しいｎ＋１　ビットが組合わされ、使 用されないビットが既知の状態（論理積操作であれば０、論理和操作であれば１ ）にセットされる。Ａは４ビット／画素フレームバッファに最後に格納される。

Ｒ中の他の２４個の画素は同様にして取扱い、各８個の画素がＢ、Ｃ，Ｄのため である。

フレームバッファの１番下に達するまで、この同じステップは引続く各走査線に 対して行われる。それから３２個の画素のすぐ右側である次の欄が下方へ走査さ れ、これは夫全体が走査されるまで続けられる。

第１０図のＣＬＵＴｌｏｌ　　は、第１２図に示されているプレーンフレームバ ッファの実現と類似のやシ方でロードされる。違いはビット順序が異なること、 および４ビット画素中のビットＯが不定であること（最後の組合わせが論理積操 作によるものか、または論理和操作によるものかに応じてそのビット０は交番ス る）、２つのＣＬＵＴ　エントリイに対して同じグレイ値であることである。

他のコンボリューション−ｈ−４ル 前の節では、１−２−１カーネルに最も重点をおいた。飛越し走査によるちらつ きを効果的に減少するために３−線コンボリューションも５０％グレイのオン− オフ−オン−オフ減少も重要では々いことが実験によシ示されている。オン−オ フ−オン−オフ水平線パターンが５０１グレイへ減少させられるという制約が維 持され、他のカーネルサイズが１×３以外に試みられるものとすると、各カーネ ルサイズに対してオン−オフ−オン−オフ制約に合致する１組の係数がある。そ れらの係数はバスクワールの三角形（Ｐａ５ｑｕａｌ’ｓ　ｔｒｉａｎｇｌ　） 　　（すなわち、１；１．１；１，２，１：１，３，１：１，４，６，４．１； 等）に一致する。

適応コンボリューション 上記のように、最悪のちらつきパターンは高い水平相関度（すなわち、水平に繰 返えす）を有するものである。水平の実線と、水平の破線と、グレイ震動パター ンが高い水平相関度を有するパターンの例である。テキストはそのような相関度 を有さないパターンの例である。上記コンボリューションは適応にできる、すな わち、表示されるパターンの種類に応じてそのコンボリューションを変えること ができる。まず初めに、ローカル水平カーネル群中に繰返えしパターン、たとえ ば８個の画素アクセス、が起るかどうかを判定する。カーネル中にそのパターン があるものとすると、全てのカーネルはたとえば１−２−１係数とともにコンボ ルプされる。そのようなパターンがないとすると、８個の画素が、より急峻なフ ィルタを構成する係数（たとえば１−３−１または１−４−１）とコンボルプさ れる。あるパターンが繰返えされるかどうかを判定するためのテストを移動して いる水平ウィンドウ内でカーネルごとに連続して行わねばならない。テストウィ ンドウは重なシ合うから、あるカーネルが１つのテストウィンドウ内のパターン の一部であるが、別のカーネルはそうではないことがある。それらのカーネルの 場合には、それらはパターンの縁部にあるから、１−２−１コンボリユーシヨン が用いられる。あるパターンが繰返えされるかどうか、たとえば、ウィンドウ内 で左の４つのカーネルを右の４つのカーネルと比較できるかどうかを判定するた めに、種々のテストを使用できる。

太 宥　麻　　廖 ＦＩＧ１４ ・Ｃ 手続補正書く方式） 平成　３年　５月２４日

Claims (22)

【特許請求の範囲】
1. １．表示のためのデータがフレームバツフアに格納され、データが走査線により フレームバツフア内で編成され、データが各走査線に沿つて各画素に対して格納 される、コンピユータ用のラスタ走査されるビデオ表示装置において、 （ａ）ｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線の第１の画素についての画素デ ータを前記バツフアから読出し、その後で前記ｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎ の走査線の以後の走査線についての画素データを前記バツフアから読出す過程と 、 （ｂ）前記ｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線の第１の画素についての画 素データをコンボルビングして第１の表示線の第１の画素に対してろ波された画 素データを供給する過程と、 （ｃ）前記第１の表示線上の以後の各画素について過程（ａ）と（ｂ）を繰返え す過程と、を備える、第１の表示線についてろ波された画素データを発生する改 良した方法。
2. ２．請求項１記載の方法において、Ｎ＝２である方法。
3. ３．請求項２記載の方法において、 ビデオＲＡＭの第１のバンクと第２のバンクを有するフレームバツフア内に画素 データを格納する最初の過程を含み、走査線２，３，６，７，１０，１１・・・ を前記第１のバンクに格納し、走査線０，１，４，５，８，９・・・についての 画素データを前記第２のバンクに格納する方法。
4. ４．請求項３記載の方法において、前記読出し過程は、前記ｎとｎ＋１の走査線 についての前記第１の画素に対する画素データを前記第１のバンクから読出し、 前記ｎ＋２とｎ＋３の走査線についての画素データを前記第２のバンクから読出 し、その後で、ｎ，ｎ＋１，ｎ＋２，・・・ｎ＋Ｎの走査線の以後の画素につい ての画素データを前記フレームバツフアから読出すことを含む方法。
5. ５．請求項１または４記載の方法において、前記コンポルビング過程は下の計算 ａＰ１＋ｂＰ２＋ａＰ３／２ａ＋ｂ を行うことを含み、Ｐ１は前記ｎ番目の走査線の前記第１の画素に対する画素デ ータ、Ｐ２は前記ｎ＋１番目の走査線の前記第１の画素に対する画素データ、Ｐ ３は前記ｎ＋２番目の走査線の前記画素に対する画素データ、ａとｂは定数であ る方法。
6. ６．請求項５記載の方法において、ｈは２ａに等しい方法。
7. ７．請求項１記載の方法において、前記表示中の各表示線に対して過程（ａ）〜 （ｃ）を繰返えす方法。
8. ８．請求項１記載の方法において、最初に表示される走査線の前の２本の走査線 に対して画素データをフレームバツフアに格納する方法。
9. ９．請求項１記載の方法において、最初に表示される走査線の前の２本の走査線 に対して格納される前記画素データは全部黒を表し、それにより前記表示の１番 上においてより滑らかに変化させる方法。
10. １０．請求項１記載の方法において、前記画素データを次の走査線順序０，１， ２，３，２，３，４，５，４，５，６，７，６，７，８，９に従つて前記フレー ムバツフアに格納する方法。
11. １１．請求項１０記載の方法において、前記Ｎ＝２であり、画素データの４番目 ごとのあらゆる走査線は前記コンポリユーシヨン過程のためには読出さない方法 。
12. １２．表示のためのデータがフレームバツフアに格納され、データが走査線によ りフレームバツフア内て編成され、データが各走査線に沿つて各画素に対して格 納され、更に各走査線が隣接する画素データ群を備える、コンピユータ用のラス タ走査されるビデオ表示装置において、 （ａ）ｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線についての第１の群に対する画 素データを前記バツフアから読出し、その後で前記ｎ，ｎ＋１，ｎ＋２・・・ｎ ＋Ｎの走査線に沿う次の画素群中の画素データを前記バツフアから読出す過程と 、 （ｂ）第１の群中の画素についての画素データをコンボルビングして前記ろ波さ れた画素データを供給する過程と、 （ｃ）前記表示線に沿う残りの画素データ群について過程ａとｂを繰返えす過程 と、 を備える、表示線についてろ波された画素データを発生する改良した方法。
13. １３．請求項１２記載の方法において、前記コンボルビング過程は下の計算 ａＰ１＋ｂＰ２＋ａＰ３／２ａ＋ｂ を行うことを含み、Ｐ１は前記ｎ番目の走査線の前記第１の画素に対する画素デ ータ、Ｐ２は前記ｎ＋１番目の走査線の前記第１の画素に対する画素データ、Ｐ ３は前記ｎ＋２番目の走査線の前記画素に対する画素データ、ａとｂは定数であ る方法。
14. １４．請求項１３記載の方法において、ｂは２ａに等しい方法。
15. １５．各走査線に沿う画素に対してバツフアに格納され、かつ走査線により編成 された画素データからラスタ走査される表示を発生する装置において、前記バツ フアへ結合されて、ｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線上の第１の画素に 対する画素データがアドレスされ、かつ前記バツフアから読出され、その後でｎ ，ｎ＋１，ｎ＋２，・・・ｎ＋Ｎの走査線に沿う画素に対する全ての画素データ が前記バツフアから読出されるように、前記バツフアのためのアドレスを発生す るアドレス発生手段と、 前記バツフアへ結合され、前記ｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線の前記 第１の画素に対する画素データをコンボルビングして、前記第１の画素に対する 垂直にろ波されたデータを供給するコンボルビング手段と、 を備える、垂直にろ波された画素データを供給するための改良。
16. １６．請求項１５記載の改良において、前記コンボルビング手段は加算器と、こ の加算器へ結たマルチプレクサと、前記加算器への入力をプレスケールするブリ スケーラと、ラツチと、前記加算器の出力を正規化する正規化器とを備え、前記 加算器の出力端子が前記ラツチへ結合され、前記ラツチの出力端子が前記加算器 の入力端子へ結合される改良。
17. １７．請求項１５または１６記載の改良において、前記加算器は、走査線２，３ ，６，７，１０，１１・・・に対する画素データを格納するビデオＲＡＭの第１ のバンクと、走査線０，１，４，５，８，９・・・についての画素データを格納 するビデオＲＡＭの第２のバンクとを備える改良。
18. １８．与えられた画素についての画素データが、それの各ビツトが異なる１つの ブレーン内にあるようにして格納されるように画素データがブレーン内で編成さ れる、バツフアを有するラスタ走査されるビデオグラフイツクス装置において、 前記第１のブレーンのｎ，ｎ＋１，ｎ＋２・・・ｎ−１，ｎ＋Ｎの走査線に対す る画素データを、それぞれ第２のブレーンのｎ＋１，ｎ＋２，ｎ＋３・・・ｎ＋ Ｎ＋１の線として再生する過程と、 前記第１のブレーンのｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線に対する画素デ ータを、それぞれ第３のブレーンのｎ−１，ｎ＋２，ｎ＋１・・・ｎ＋Ｎ＋１の 線として再生する過程と、 前記第１のブレーンと、前記第２のブレーンと、前記第３のブレーンとからの画 素データを走査する過程と、 前記バツフアから読出される画素データをコンボルビングする過程と、 を備える第１の前記ブレーンに格納されている表示用のろ波された画素データを 供給する方法。
19. １９．与えられた画素についての画素データが、それの各ビツトが異なる１つの ブレーン内にあるようにして格納されるように画素データがブレーン内で編成さ れる、バツフアを有するラスタ走査されるビデオグラフイツクス装置において、 前記第１のブレーン内の画素データを再生し、画素データの各走査線を第１の垂 直方向に桁送りして、その画素データを第２のブレーンに格納する過程と、前記 第１のブレーン内の画素データを再生し、画素データの各走査線を、第１の垂直 方向とは逆の第２の垂直方向に桁送りして、その画素データを第３のブレーンに 格納する過程と、 線ｎ−１，ｎおよびｎ＋１に対する画素データが同時に読出されるように、前記 第１のブレーンと、前記第２のブレーンと、前記第３のブレーンとからの画素デ ータを走査する過程と、 前記バツフアから読出される画素データをコンポルピングする過程と、 を備える第１の前記ブレーンに格納されている表示用のろ波された画素データを 供給する方法。
20. ２０．請求項１９記載の方法において、前記コンボルビング過程はテーブルにグ レイスケールデータを予めロードする過程を含む方法。
21. ２１．各走査線のための画素データがメモリの隣接する場所に格納され、前記メ モリからアクセスされた各語が少くとも１つの画素を含む、メモリを有するラス タ走査されるビデオ装置において、前記メモリから前記画素データを読出し、ｎ ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線の第１の画素に対する画素データが前記 バツフア内の隣接する場所に配置されるように、前記画素データを第２のメモリ に書込む過程と、 前記ｎ，ｎ＋１，ｎ＋２・・・ｎ＋Ｎの走査線の第１の画素に対する画素データ を前記バツフアから読出す過程と、 前記画素データをコンボルビングして前記ろ波された画素データを供給する過程 と、 を備える、表示装置へろ波された画素データを供給する方法。
22. ２２．請求項２１記載の方法において、Ｎ＝３であるが、３本の走査線に対する 前記画素データだけをコンボルブする方法。