JPH0347570B2 - - Google Patents
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- Publication number
- JPH0347570B2 JPH0347570B2 JP59126785A JP12678584A JPH0347570B2 JP H0347570 B2 JPH0347570 B2 JP H0347570B2 JP 59126785 A JP59126785 A JP 59126785A JP 12678584 A JP12678584 A JP 12678584A JP H0347570 B2 JPH0347570 B2 JP H0347570B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- alignment
- grinding
- semiconductor
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体基板目合せ法に関し、特に誘電
体分離の半導体基板および集積回路形成用マスク
に設けられる目合せパターンの目合せ法に関す
る。
体分離の半導体基板および集積回路形成用マスク
に設けられる目合せパターンの目合せ法に関す
る。
（従来技術）
誘電体分離構造を用いた集積回路用半導体ウエ
ーハは、通常特公昭45−17988（以下文献１と記
す）に示すような異方性エツチングと通常の多結
晶シリコン成長技術を用いて以下のように作成さ
れる。
ーハは、通常特公昭45−17988（以下文献１と記
す）に示すような異方性エツチングと通常の多結
晶シリコン成長技術を用いて以下のように作成さ
れる。
第５図〜第７図は従来の誘電体分離構造の集積
回路用半導体ウエーハの製造方法を説明するため
に工程順に示した斜視図及び断面図である。すな
わち、第５図において１１は表面を（100）面と
する単結晶シリコンのウエーハであり、１２はフ
オトエツチング技術により窓あけをされたSiO2
の膜であり、１３は文献１に示された技術により
（100）面と（111）面とのエツチング速度の差を
利用して作成された（111）面を側面とするＶ溝
である。
回路用半導体ウエーハの製造方法を説明するため
に工程順に示した斜視図及び断面図である。すな
わち、第５図において１１は表面を（100）面と
する単結晶シリコンのウエーハであり、１２はフ
オトエツチング技術により窓あけをされたSiO2
の膜であり、１３は文献１に示された技術により
（100）面と（111）面とのエツチング速度の差を
利用して作成された（111）面を側面とするＶ溝
である。
第６図は第５図のウエーハ表面全体にSiO2膜
１２′を作成した後、通常は気相成長技術を用い
て多結晶シリコン支持体１４を作成した状態であ
る。
１２′を作成した後、通常は気相成長技術を用い
て多結晶シリコン支持体１４を作成した状態であ
る。
第７図は第６図のウエーハを裏面より研削しＶ
溝の頂部が現われた時点で表裏うらがえしたもの
である。ここで単結晶シリコン島１１ａは互いに
SiO2１２′によつて電気的に分離され多結晶シリ
コン支持体１４中に配置される。この単結晶Si島
中に拡散によりトランジスタ、抵抗等を作成し集
積回路とする。ここで第７図の誘電体分離基板に
上記拡散を行なう際に拡散による素子を単結晶Si
島の所定の位置に精度よく作成する必要があり、
通常この目的で基板上に作成されたパターン（以
下目合せパターンと記す）と拡散マスク上に作成
された目合せパターンとを重ね合わせる（以下目
合せと記す）ことで位置合せを行なつている。
溝の頂部が現われた時点で表裏うらがえしたもの
である。ここで単結晶シリコン島１１ａは互いに
SiO2１２′によつて電気的に分離され多結晶シリ
コン支持体１４中に配置される。この単結晶Si島
中に拡散によりトランジスタ、抵抗等を作成し集
積回路とする。ここで第７図の誘電体分離基板に
上記拡散を行なう際に拡散による素子を単結晶Si
島の所定の位置に精度よく作成する必要があり、
通常この目的で基板上に作成されたパターン（以
下目合せパターンと記す）と拡散マスク上に作成
された目合せパターンとを重ね合わせる（以下目
合せと記す）ことで位置合せを行なつている。
ここで基板上の目合せパターンとして第７図に
断面を示した単結晶Si島を用いた場合には、この
単結晶Si島の大きさが、研削の精度に依存するこ
とになる。第８図にマスク上の図形とウエーハ上
の図形を重ね合わせた目合せの状態を示す。ここ
で２１はウエーハ上の図形、２２はマスク上の図
形であり２３は図形２１と２２の間にあらかじめ
設けられた許容精度に相当し通常目合せマージン
とよばれている。ここで図形２１の大きさが研削
の精度によつて変化し、特に大きくなつた場合に
は目合せマージンの部分が変化し、定められた精
度の位置合わせができなくなるという欠点を有し
ていることがわかる。
断面を示した単結晶Si島を用いた場合には、この
単結晶Si島の大きさが、研削の精度に依存するこ
とになる。第８図にマスク上の図形とウエーハ上
の図形を重ね合わせた目合せの状態を示す。ここ
で２１はウエーハ上の図形、２２はマスク上の図
形であり２３は図形２１と２２の間にあらかじめ
設けられた許容精度に相当し通常目合せマージン
とよばれている。ここで図形２１の大きさが研削
の精度によつて変化し、特に大きくなつた場合に
は目合せマージンの部分が変化し、定められた精
度の位置合わせができなくなるという欠点を有し
ていることがわかる。
（発明の目的）
本発明は上記欠点を除去し、研削精度による目
合せ精度の低下を防止し、高歩留り低価格の誘電
体分離集積回路が得られる半導体基板目合せ法を
提供することにある。
合せ精度の低下を防止し、高歩留り低価格の誘電
体分離集積回路が得られる半導体基板目合せ法を
提供することにある。
（発明の構成）
本発明は半導体基板目合せ法の構成は、支持体
中に作成された半導体島の表面を除去してこの半
導体島の分離を行なつた半導体基板を準備する工
程と、前記半導体基板上に前記半導体島作成と同
一方法で第１のパターンを形成する工程と、前記
第１のパターンに対し位置合せを行うように同心
状の正方形の第２、第３のパターンを有するマス
クを準備する工程と、前記第１のパターンを前記
第２、３のパターンの間に位置するよう位置合せ
を行う工程とを含むことを特徴とする。
中に作成された半導体島の表面を除去してこの半
導体島の分離を行なつた半導体基板を準備する工
程と、前記半導体基板上に前記半導体島作成と同
一方法で第１のパターンを形成する工程と、前記
第１のパターンに対し位置合せを行うように同心
状の正方形の第２、第３のパターンを有するマス
クを準備する工程と、前記第１のパターンを前記
第２、３のパターンの間に位置するよう位置合せ
を行う工程とを含むことを特徴とする。
（作用）
本発明によれば、誘電体分離基板上のパターン
の研削精度による大きさの変化をマスク上のパタ
ーンとして一定間隔に上限、下限パターンを設け
ることによつて吸収し常に一定の精度以上で目合
せが可能となる。
の研削精度による大きさの変化をマスク上のパタ
ーンとして一定間隔に上限、下限パターンを設け
ることによつて吸収し常に一定の精度以上で目合
せが可能となる。
（実施例）
次に、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第１図は、本発明の第一の実施例の説明図であ
る。第１図において３１は文献１の方法で作成し
た単結晶シリコン島による第１のパターンであ
る。この第１のパターンは研削量によつて大きさ
が変化する。第２のパターン３２は研削量が多い
場合に対しての限界を与える。第３のパターン３
３は研削量が少ない場合に対しての限界を与え
る。
る。第１図において３１は文献１の方法で作成し
た単結晶シリコン島による第１のパターンであ
る。この第１のパターンは研削量によつて大きさ
が変化する。第２のパターン３２は研削量が多い
場合に対しての限界を与える。第３のパターン３
３は研削量が少ない場合に対しての限界を与え
る。
すなわち、研削の精度を第２図に示すように±
δとしδ＝０のとき第１のパターンが第２、第３
のパターンの中間にくるような設計において第１
のパターンが第２および第３のパターンの中間に
入るように目合わせを行なつた場合の最大目合せ
誤差ΔEは ΔE＝Xp／２−｜δ｜cotθ となる。ここでXpは第２、第３パターン間の間
隔である。一方目合せ誤差の許容量Ａはδの関数
であり次式で表わされる。
δとしδ＝０のとき第１のパターンが第２、第３
のパターンの中間にくるような設計において第１
のパターンが第２および第３のパターンの中間に
入るように目合わせを行なつた場合の最大目合せ
誤差ΔEは ΔE＝Xp／２−｜δ｜cotθ となる。ここでXpは第２、第３パターン間の間
隔である。一方目合せ誤差の許容量Ａはδの関数
であり次式で表わされる。
Ａ＝Ｃ−｜δ｜cotθ
ここでＣはプロセスによつて決まる定数であ
る。これからXp／２＝Ｃとすれば、Ａ＝ΔEとな
りδによらず最大目合せ誤差を許容値内におさえ
ることができる。
る。これからXp／２＝Ｃとすれば、Ａ＝ΔEとな
りδによらず最大目合せ誤差を許容値内におさえ
ることができる。
この方法で研削精度によらず目合せ精度を一定
値以上とすることが可能であることがわかる。
値以上とすることが可能であることがわかる。
第３図は本発明の第２の実施例における第１の
パターンの作成例である。本実施例では、単結晶
島中に（111）面によつてかこまれた部分を作成
しこの（111）面と研削面４８との交線４３，４
４，４５，４６によつて作られる矩形を第１のパ
ターンとして使用する。この場合第１のパターン
は文献１で述べられているようなエツチング時の
アンダーカツトにより第１の実施例でも見られる
ようなコーナ部の欠けがおこらず第４図５１に示
したような良好な形状が得られ目合せ精度が向上
する。
パターンの作成例である。本実施例では、単結晶
島中に（111）面によつてかこまれた部分を作成
しこの（111）面と研削面４８との交線４３，４
４，４５，４６によつて作られる矩形を第１のパ
ターンとして使用する。この場合第１のパターン
は文献１で述べられているようなエツチング時の
アンダーカツトにより第１の実施例でも見られる
ようなコーナ部の欠けがおこらず第４図５１に示
したような良好な形状が得られ目合せ精度が向上
する。
第４図はこの第１のパターンに第２のパターン
５２、第３図のパターン５３をかさねた目合せの
状態を示す。この場合には第一の実施例とは逆に
第１のパターンの大きさは研削量の増大とともに
増大するが最大目合せ誤差および目合せ誤差許容
量の関係は変わらず研削精度によらぬ目合せ精度
が得られる。
５２、第３図のパターン５３をかさねた目合せの
状態を示す。この場合には第一の実施例とは逆に
第１のパターンの大きさは研削量の増大とともに
増大するが最大目合せ誤差および目合せ誤差許容
量の関係は変わらず研削精度によらぬ目合せ精度
が得られる。
（発明の効果）
以上説明したとおり、本発明では、誘電体分離
基板上に作成された第１のパターンの研削量によ
る大きさの変化があつてもマスク上の第２、第３
のパターンを同心状になるように配置することに
より、研削精度による目合せ精度の低下を防止
し、高歩留り、低価格の誘電体分離集積回路を実
現するという効果がある。
基板上に作成された第１のパターンの研削量によ
る大きさの変化があつてもマスク上の第２、第３
のパターンを同心状になるように配置することに
より、研削精度による目合せ精度の低下を防止
し、高歩留り、低価格の誘電体分離集積回路を実
現するという効果がある。
第１図は本発明の第１の実施例の説明図、第２
図は本発明の第１の実施例説明のための研削量と
単結晶島との関係図、第３図は本発明の第２の実
施例の第１パターン形成の説明図、第４図は本発
明の第２の実施例の説明図、第５図〜第７図は従
来の誘電体分離基板の製造方法を説明するための
斜視図並びに断面図、第８図は従来の目合せ方法
説明図である。 １１……単結晶シリコンウエーハ、１１ａ……
単結晶シリコン島、１２，１２′……シリコン酸
化膜、１３……Ｖ溝、１４……多結晶シリコン支
持体、２１……ウエーハ上の図形、２２……マス
ク上の図形、２３……目合せマージン、３１……
第１パターン、３２……第２パターン、３３……
第３パターン、４２……保証パターン、４３，４
４，４５，４６……矩形第１パターン、４８……
研削面、５１……第１パターン、５２……第２パ
ターン、５３……第３パターン。
図は本発明の第１の実施例説明のための研削量と
単結晶島との関係図、第３図は本発明の第２の実
施例の第１パターン形成の説明図、第４図は本発
明の第２の実施例の説明図、第５図〜第７図は従
来の誘電体分離基板の製造方法を説明するための
斜視図並びに断面図、第８図は従来の目合せ方法
説明図である。 １１……単結晶シリコンウエーハ、１１ａ……
単結晶シリコン島、１２，１２′……シリコン酸
化膜、１３……Ｖ溝、１４……多結晶シリコン支
持体、２１……ウエーハ上の図形、２２……マス
ク上の図形、２３……目合せマージン、３１……
第１パターン、３２……第２パターン、３３……
第３パターン、４２……保証パターン、４３，４
４，４５，４６……矩形第１パターン、４８……
研削面、５１……第１パターン、５２……第２パ
ターン、５３……第３パターン。
Claims (1)
- １ 支持体中に作成された半導体島の表面を除去
してこの半導体島の分離を行なつた半導体基板を
準備する工程と、前記半導体基板上に前記半導体
島作成と同一方法で第１のパターンを形成する工
程と、前記第１のパターンに対し位置合せを行う
ように同心状の正方形の第２、第３のパターンを
有するマスクを準備する工程と、前記第１のパタ
ーンを前記第２、第３のパターンの間に位置する
よう位置合せを行う工程とを含むことを特徴とす
る半導体基板目合せ法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126785A JPS616824A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せ法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126785A JPS616824A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せ法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616824A JPS616824A (ja) | 1986-01-13 |
| JPH0347570B2 true JPH0347570B2 (ja) | 1991-07-19 |
Family
ID=14943874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126785A Granted JPS616824A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せ法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616824A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4531713B2 (ja) * | 2006-03-31 | 2010-08-25 | 三菱電機株式会社 | アライメントマーク及びその形成方法、半導体装置及びその製造方法 |
| US11322627B2 (en) | 2018-09-19 | 2022-05-03 | Kabushiki Kaisha Toshiba | Solar cell, multi-junction solar cell, solar cell module, and solar power generation system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5340285A (en) * | 1976-09-25 | 1978-04-12 | Fujitsu Ltd | Detection method for position-matching error |
| JPS53114675A (en) * | 1977-03-17 | 1978-10-06 | Toshiba Corp | Mark for mask alignment |
| JPS5418677A (en) * | 1977-07-12 | 1979-02-10 | Matsushita Electric Ind Co Ltd | Positioning mark for photo etching |
| JPS55158633A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Dielectric insulation isolating wafer with reference pattern |
| JPS5748234A (en) * | 1980-09-08 | 1982-03-19 | Fujitsu Ltd | Position adjusting method of semiconductor device |
| JPS5963728A (ja) * | 1982-10-04 | 1984-04-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-20 JP JP59126785A patent/JPS616824A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS616824A (ja) | 1986-01-13 |
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