JPH0346862B2

JPH0346862B2 -

Info

Publication number: JPH0346862B2
Application number: JP4918283A
Authority: JP
Inventors: Takahide Oogami
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1983-03-24
Filing date: 1983-03-24
Publication date: 1991-07-17
Also published as: JPS59173875A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、高速にアレイ演算を行なうための
データ処理装置に関するものであり、更に具体的
には、データおよびプログラムを記憶するグロー
バル・メモリ・ユニツト、プログラムを実行し、
アレイ演算の制御等を行なうコントロール・プロ
セツサ・ユニツト、アレイ演算を実行するアレ
イ・プロセツサ・ユニツトおよび外部の入出力装
置とのインターフエースである外部インターフエ
ース・ユニツトとを有し、これらの機能ユニツト
がデータ・バスおよび制御バスによつて接続され
たデータ処理装置に関するものである。

〔従来技術〕

一般に、科学技術計算においてアレイ演算の占
める割り合いは高く、これを汎用計算機で処理す
ると時間がかかりすぎることから、アレイ演算を
専用に行なうデータ処理装置が種々考案され、そ
のうちのいくつかは実用化されてきた。このよう
なアレイ演算用のデータ処理装置には、下に示す
ようないくつかの形式に分類される。

Ａ FFTプロセツサのように、アレイ演算でも
特定の種類の演算のみの高速化を図つた専用の
プロセツサ。

Ｂ汎用計算機にその入出力インターフエースを
介して接続され、一般の科学技術計算における
アレイ演算を汎用計算機よりも高速に実行する
アレイ・プロセツサ。

Ｃ汎用計算機の中央処理装置を共有し、アレイ
演算専用の機能を付加した内蔵アレイ・プロセ
ツサ。

Ｄ超高速に科学技術計算におけるアレイ演算を
処理するスーパーコンピユータ。

上記のうち、Ａの形式は専用プロセツサにおい
ては、その構成はある特定の処理に向いたものと
なつており、限られた種類の演算を対象としてい
る。このため、対象としている演算の処理は高速
に行なえるが、対象外の演算は全く行なえない
か、あるいは行なえるとしても非常に低速の処理
となり、処理の柔軟性に欠けるという欠点があつ
た。

また、上記Ｂの形式のアレイ・プロセツサで
は、処理の柔軟性はあるが、特定の処理を考えた
とき、汎用計算機に比べて処理性能は改善される
ものの、専用プロセツサが必要な分野に適用でき
るほどの処理性能は有していないという欠点があ
つた。また、汎用計算機の入出力装置の１つとし
て接続されているため、ある１つの演算から他の
演算に処理が移るときには入出力のオーバーヘツ
ドが大きいという欠点もあつた。

さらに、上記Ｃの形式の内蔵アレイ・プロセツ
サでは、処理の柔軟性は汎用計算機の中央処理装
置を共有しているため充分にあるが、その反面、
処理性能は上記Ｂの形式のアレイ・プロセツサほ
どは改善されないという欠点があつた。

上記Ｄの形式のスーパーコンピユータでは、大
規模科学技術計算を指向しており、処理は非常に
高速で行なえる。また一般に、スーパーコンピユ
ータでは取り扱えるデータ幅も広く精度良く計算
が行なえるようになつている。しかし、構成は大
規模であり、精度をそれほど要求しない応用に対
しては、高価過ぎるという欠点があつた。

以上のことより、前記Ａ〜Ｄの形式のデータ処
理装置を次のような条件を要求する応用に対して
用いることは不適当である。

−科学技術計算、とくに、アレイ計算を主体とす
る。

−専用プロセツサとほぼ同等の高速な処理を行な
う。

−演算の精度はそれほど要求しない。

−プログラムにより処理内容を動的に変更でき
る。

−処理内容の変更に伴うオーバーヘツドが小さ
い。

さらに、アレイ演算においては、メモリに対し
連続的にアクセスして大量のデータを読出し又は
書込む場合が多いが、このような処理に適した処
理装置は従来存在しなかつた。すなわち、多量の
ユニツトからメモリにアクセスしなければならぬ
が、この各ユニツトの中にそれぞれ、メモリ・リ
クエスト信号を送出する機能の他に、メモリにア
クセスするために連続的に変化するアドレス信号
を生成する機能、転送したデータ数を計数する機
能を必要とした。たとえば、リアルタイム・デー
タをメモリに入力するためのユニツト中にも、メ
モリ・リクエスト信号を送出する機能の他に、デ
ータアドレスを計算する機能と、データを計数す
る機能を付加しなければならなかつた。メモリに
接続するすべてのユニツトに上述のような機能を
持たせるのは効率的でなく、特に、データアドレ
スを計算する機能を実現するには比較的多量のハ
ードウエアを必要とし、従来のアレイ演算用デー
タ処理装置はメモリに接続するすべてのユニツト
にこのような機能を持たせねばならぬという欠点
があつた。

本願の発明者が昭和58年２月７日に出願した
「アレイ演算用データ処理装置」においては、メ
モリ側にデータアドレスの計算機構を設けること
によつて、従来の装置における上述の欠点を除去
することができたが、なお次のような問題が残つ
ている。すなわち、メモリに接続された多くのユ
ニツトのうちの１つが、メモリとの間で大量のデ
ータの転送を開始したとき、機能的には優先順位
がより高い別のユニツトが小量のデータを繁急に
転送しようとしても、できないという問題であ
る。メモリが複数のモジユールに分割されていて
も、同一モジユールに対してこのような事態が発
生する可能性がある。また、汎用計算機に見られ
るようにメモリに接続されたユニツトに対し、あ
らかじめ決められた優先順位に従つてアクセスの
許可が与えられる方式は、大量のアレイデータの
転送を高速に行うには適用でない。したがつてこ
の問題の解決には、ユニツトが行なうアクセスの
種類に応じて柔軟にアクセス権の決定を行うよう
な方式が必要である、従来の計算機にはこのよう
な方式を実現したものがなかつた。

〔発明の概要〕

本発明は、前述のような応用に対して、高速で
かつ柔軟性のあるアレイ演算用データ処理装置を
提供し、前述の従来のアレイ演算用データ処理装
置の欠点を補うためになされたもので、特許請求
の範囲に記載したように構成したことを特徴とす
るものである。

〔発明の実施例〕

第１図は、本発明の一実施例におけるシステム
構成を示すブロツク図である。図中、１００，２
００，３００，４００，５００は機能ユニツトを
示し、１０，２０，３０は複数のバスの束（以
後、これをバンドルと呼ぶ）を示す。

第１図において、大量のデータ（アレイ・デー
タおよびスカラ・データ）およびプログラムは大
容量の記憶部を持つグローバル・メモリ・ユニツ
ト１００に記載され、実行しようとするプログラ
ムおよびこれに関係したデータはメモリ・バンド
ル１０を介して、コントロール・プロセツサ・ユ
ニツト２００内のローカル・プログラム・メモリ
２１０に転送される。

第１図に示されているデータ処理装置に関する
ほとんど全ての制御を、コントロール・プロセツ
サ・ユニツト２００が、その内部に持つローカ
ル・プログラム・メモリ２１０に格納されている
プログラムを、同じくその内部にあるプログラム
実行ユニツト２２０で実行することによつて行な
う。コントロール・プロセツサ・ユニツト２００
は、ローカル・プログラム・メモリ２１０を主記
憶とし、プログラム実行ユニツト２２０を中央処
理装置とする計算機と見なすことができる。従つ
て、コントロール・プロセツサ・ユニツト２００
でのプログラムの実行は、通常、その内面で閉じ
た形で行なわれ、新しくプログラムが必要になつ
た場合やプログラムの実行結果をグローバル・メ
モリ・ユニツト１００に格納する必要が生じた場
合などに限つて、グローバル・メモリ・ユニツト
１００とコントロール・プロセツサ・ユニツト２
００との間でデータ転送が行なわれる。このこと
により、グローバル・メモリ・ユニツト１００へ
の定常的なデータ・アクセスをなくし、他の機能
ユニツトがアクセスする機会を増やしている。

コントロール・プロセツサ・ユニツト２００内
のプログラム実行ユニツト２２０は、ローカル・
プログラム・メモリ２１０とバンドル４０によつ
て接続され、これを介して命令のフエツチ、デー
タの読み出し、およびデータの書き込みが行なわ
れる。プログラム実行ユニツト２２０は、本デー
タ処理装置に機械命令として定義されているマイ
クロ命令を遂次実行するもので、マイクロプログ
ラムによつて、マイクロ命令の読み出し、解読、
データが読み出し、実行、実行結果の書き込み等
が制御される。

グローバル・メモリ・ユニツト１００に記憶さ
れている大量のアレイ・データを処理するのは、
メモリ・バンドル１０に接続されたアレイ・プロ
セツサ・ユニツト３００で、これは、ローカル・
データ・メモリ３１０とアレイ演算実行ユニツト
３２０とから構成される。処理するアレイ・デー
タは、まず、グローバル・メモリ・ユニツト１０
０よりローカル・データ・メモリ３１０に転送さ
れ、この後、アレイ演算実行ユニツト３２０にロ
ーカル・データ・メモリ３１０から取り出された
データが供給され、処理された後、結果をローカ
ル・データ・メモリ３１０に返す。ローカル・デ
ータ・メモリ３１０とアレイ演算実行ユニツト３
２０との間で、バンドル５０を介してデータの授
受を行ないながら、必要な回数だけ、この処理サ
イクルを繰り返す。最終的な結果がローカル・デ
ータ・メモリ３１０に格納された後、これよりグ
ローバル・メモリ・ユニツト１００に転送され
る。

機能ユニツト４００は外部インターフエース・
ユニツトで、これと入出力バンドル３０を介して
接続される例えばデイスプレイ装置および実時間
信号入力装置等の入出力装置５００ａ，５００ｂ
とグローバル・メモリ・ユニツト１００との間で
のデータ転送を制御する。

コントロール・プロセツサ・ユニツト２００
は、データ処理装置全体の制御を行なうために、
制御バンドル２０を介して、アレイ・プロセツ
サ・ユニツト３００、グローバル・メモリ・ユニ
ツト１００、外部インターフエース・ユニツト４
００に対し制御データを送出したり、あるいはこ
れらの機能ユニツトの状態に関するデータを読み
込んだりする。アレイ・プロセツサ・ユニツト３
００に対するアレイ演算の制御あるいは外部イン
ターフエース・ユニツト４００に対する入出力デ
ータの転送制御はこの制御バンドル２０を用いて
行なわれる。

第２図は第１図のグローバル・メモリ・ユニツ
ト１００の構成例を示すブロツク図であつて、１
２０ａ〜１２０ｈはそれぞれメモリ・モジユール
で、図に示す例では８個のメモリ・モジユールに
分割され、いずれか１つのモジユールを特定しな
いで表す場合には符号１２０によつて示す。１１
０はリクエスト制御モジユール、１０ａ，１０ｂ
は読出しデータ線、１０ｃ，１０ｄは書込みデー
タ線である。グローバル・メモリ・ユニツト１０
０へのメモリ・リクエストに対し、リクエスト制
御モジルール１１０は優先順位制御等の制御を行
い（後述する）、該当するメモリ・モジユール１
２０に制御信号を介してアクセスがあることを知
らせる。

第３図は第２図のメモリ・モジユール１２０の
構成例を示すブロツク図で、第２図と同一符号は
同一部分を示し、１２１はメモリ部、１２２はア
クセス制御回路、１３０はアドレス生成回路、１
１はメモリ・アドレス信号線、１２はリクエス
ト・アドレス信号線、１３はリクエスト信号（以
下REQで表す）線、１２３ａ，１２３ｂはそれ
ぞれ制御信号線である。

第４図は第３図のアドレス生成回路１３０の構
成例を示すブロツク図で、第３図と同一符号は同
一部分を示し、１３１はレジスタAR（レジスタ
ARの文字ARは他のレジスタと区別するために
付けた記号である。以下他の文字も同様）、１３
２はアキユムレータBR、１３３はレジスタCR、
１３４はレジスタMAR、１３５は加算器であ
る。

グローバル・メモリ・ユニツト１００に対しデ
ータ転送を要求するユニツトは信号REQと、ど
のメモリモジユール１２０を選択するかを示すモ
ジユール選択信号と、選択したモジユール内のメ
モリ部１２１のアドレスに関する情報とをグロー
バル・メモリ・ユニツト１００に送出し、これら
の信号はリクエスト制御モジユール１１０を介
し、該当するメモリモジユール１２０にリクエス
ト信号線１３上の信号REQ及びリクエスト・ア
ドレス信号線１２上のアドレス情報となつて入力
される。

第５図は信号REQの構成と、アクセス制御回
路１２２がその信号REQを解読してアドレス生
成回路１３０を制御する制御動作との対応を示す
図で、図において１４０は信号REQのビツトパ
ターンを示す欄、１４１はこのビツトパターンに
対応する制御動作をシンボルによつて示す欄であ
る。但し、ビツトパターン欄１４０においてＸで
示すビツトは解読を行うときには無視されるビツ
トであることを意味する。

シンボル欄１４１の各シンボルの意味する制御
は次のとおりである。

NOP…何も動作しない。

SBR…リクエスト・アドレス信号線１２上のデ
ータをレジスタAR１３１とアキユムレータ
BR１３２にセツトする。

SCR…リクエスト・アドレス信号線１２上のデ
ータをレジスタCR１３３にセツトする。

RSM…単一データ読出しモードを意味し、レジ
スタAR１３１の内容をレジスタMAR１３４
にセツトし、レジスタMAR１３４の内容をメ
モリ・アドレス信号線１１に出力してメモリ部
１２１からそのアドレスのデータを読出す。

RBM…連続データ読出しモードを意味し、アキ
ユムレータBR１３２に格納されている値にレ
ジスタCR１３３に格納されている値を加算し、
加算結果をアキユムレータBR１３２に入力す
ると共にレジスタMAR１３４にセツトし、レ
ジスタMAR１３４の内容をメモリ・アドレス
信号線１１に出力してメモリ部１２１からその
アドレスのデータを読出す。この読出しが終る
と次の加算、MAR１３４へのセツト、メモリ
部１２１からの読出しのサイクルを繰返す。

RBL…連続データ読出しモードの最後のリクエ
ストを意味するもので、動作はRBMと同じで
ある。これはアクセス制御回路１２２に対して
だけ意味をもつ。

WSM…RSMに対し、RSMが読出し制御である
のに対し、WSMは書込み制御である。

WBM…RBMに対応し、RBMが読出し制御であ
るのに対し、WBMは書込み制御である。

WBL…RBLに対応し、RBLが読出し制御に関す
るものであるのに対し、WBLは書込み制御に
関するものである。

信号REQに、第５図に示すような種類を作つ
ておけば、データを１つずつアクセスする単一モ
ードと、一定のアドレス間隔をあけて並んでいる
複数個のデータに連続的にアクセスする連続モー
ドとを実施することができる。

第６図は単一モードのアクセスの場合の信号
REQと、レジスタAR１３１、アキユムレータ
BR１３２、レジスタCR１３３、レジスタMAR
１３４の内容の変化の一例を示す図で、この場合
BRとCRの内容は関係がないのでＸで示してあ
る。第６図のARはリクエスト・アドレス信号線
１２からレジスタAR１３１にセツトされる数
値、MARはレジスタMAR１３４からメモリ・
アドレス信号線１１に出力される数値を示す欄で
ある。

第７図は連続モードのアクセスの場合の信号
REQと、各レジスタの内容の変化の一例を示す
図で、それぞれの欄の意味は第６図と同様であ
る。但しOperation3以後はリクエスト・アドレ
ス信号線１２からレジスタAR１３１に数値をセ
ツトする必要がないことを（−）記号によつて示
している。Operation1のSBRでアキユムレータ
BR１３２に数値95がセツトされ、Operation2の
SCRでレジスタCR１３３に数値５がセツトされ、
Operation3で95＋５＝100がBR１３２とMAR１
３４にセツトされ、其後MAR１３４の内容は５
ずつ増加し、信号REQがRBLになつた点で終る。

第８図は第６図又は第７図に示す如く変化する
MAR１３４の内容によりアクセスされるメモリ
部１２１内のデータを示す、データ１〜データ５
の５個のデータを得るため、メモリ・リクエスト
をするユニツトは、リクエスト・アドレス信号線
１２上の数値を第６図の場合は５回変化して出力
しなければならないのに対し、第７図の場合は２
回だけ出力すればよい。アレイ演算では一定のア
ドレス間隔で並んだ多数のデータにアクセスする
場合が多いので、メモリ・モジユールの中にアド
レス生成回路１３０を備えていることは、メモ
リ・リクエストを行う各ユニツトにおける処理を
著しく簡単にすることができる。

次に、第９図はグローバル・メモリ・ユニツト
１００と４つのユニツトとの間のデータ・バスを
示すブロツク図で、第２図と同一符号は同一部分
を示し６００ａ〜６００ｄは各ユニツト、Ｒ０，
Ｒ１は読出し用データ・バス、Ｗ０，Ｗ１は書込
み用データ・バスである。ユニツト６００ａ，６
００ｂ，６００ｃ，６００ｄはそれぞれＲ０，Ｗ
０，Ｒ１，Ｗ０，Ｒ０，Ｗ１，Ｒ１，Ｗ１の組を
用いて読出し又は書込みのリクエスト信号をグロ
ーバル・メモリ・ユニツト１００に送出する。

第１０図はリクエスト信号の競合を制御するた
めあらかじめ定められた優先順位の一例を示し、
図の優先順位の欄の数字の小さい方が高位の優先
順位とする。バスの順位はＷ０→Ｗ１→Ｒ０→Ｒ
１で、Ｗ０に対してはユニツト０→１、Ｗ１に対
してはユニツト２→３、Ｒ０に対してはユニツト
０→２、Ｒ１に対してはユニツト１→３の順に、
同一バス、同一ユニツトに対してはＳ→Ｂの順に
定められている。但しＳは単一モードのリクエス
ト、Ｂは連続モードのリクエストを示す（第５図
参照）。なお、この優先順位の決定は、グローバ
ル・メモリ・ユニツト１００内の各メモリ・モジ
ユール１２０ごとに行われる。

第１０図の優先順位は特定のユニツトがメモリ
との間で連続モードによるアクセスを行つていな
い場合の優先順位を示す。

第１１図はユニツト２（６００ｃ）が連続モー
ドで特定のメモリ・モジユール１２０をアクセス
しているときの各ユニツトからのアクセス要求に
対する優先順位を示す。当該メモリ・モジユール
に設けられたアドレス生成回路１３０の使用権が
ユニツト２（６００ｃ）に与えられているので、
ユニツト２（６００ｃ）が連続モード終了を示す
リクエスト（第５図のRBL又はWBL）を出すま
では、上記使用権を害することのないよう、他の
ユニツトの連続モードによるアクセスは許可しな
い。そして、ユニツト２（６００ｃ）の連続モー
ドによるリクエストの優先順位を最高にして、他
のリクエストＳが第１０図の順序に配列される。
すなわち、ユニツト２（６００ｃ）がリクエスト
を出してないサイクルにおいてのみ、単一モード
で他のユニツトがリクエストを出した場合に限
り、第１１図に示された優先順位に従つてアクセ
スが認められる。

なお、第５図に示したリクエストのうちNOP
を除き、RSMとWSMが単一モードのリクエスト
である以外はすべての連続モードのリクエストと
見なされる。

第１２図はグローバル・メモリ・ユニツト１０
０内に設けられるリクエスト制御モジユール１１
０を示すブロツク図で、優先順位決定およびアク
セス制御コード生成回路１１１と連続アクセス状
況コード・レジスタ（図面記号をBASCRとす
る）１１２とを含み、各ユニツトからのリクエス
ト・コードREQC０〜REQC３が入力され、その
要求が認められたか否かを各ユニツトに通知する
応答信号AK０〜AK３が出力され、かつ各メモ
リ・ヨジユール１２０に送るアクセス制御信号
ACC０〜ACC７が生成されて出力される。

第１３図は各ユニツトから出力されるリクエス
ト・コードREQCの構成を示すフオーマツト図
で、図に示す各フイールドのうちREQは第５図
に示す４ビツトのリクエスト信号、BSは１ビツ
トでＷ０及びＲ０又はＷ１及Ｒ１のリクエストバ
ス番号を示す信号（ＷであるかＲであるかは
REQによつて示される）、MMNはメモリ・モジ
ユール１２０の番号を示す３ビツトの信号、
MMAはメモリ・モジユール（１２０）内のアド
レスを示す14ビツトの信号である。たとえばユニ
ツト１（６００ｂ）が読出しのためにアクセスを
要求するときは、第９図に示す例ではＲ１のデー
タ・バスを用いるのでBSには「１」が設定され
る。

第１４図は第１２図のACC０〜ACC７の構成
を示すフオーマツト図で、同図ａのACは各メモ
リ・モジユールに対するアクセス制御コードで、
コードの構成とその動作とは同図ｂに示し、同図
ａのBNは使用するバス番号を示すコードで同図
ｃに示すように定められている。

第１５図は、各メモリ・モジユールに対して設
けられた連続アクセス状況コードと、連続アクセ
ス状況コード・レジスタRASCR１１２の入出力
を示すフオーマツト図である。同図ａは各メモ
リ・モジユール１２０に対して設けられた連続ア
クセス状況コードで、BMは連続モードのアクセ
スが行われているか否かを１ビツトで示し、UN
はユニツト数が４以内のとき連続モードでのアク
セスを行つているユニツト番号を２ビツトで示
す。同図ｂは各メモリ・モジユール１２０からの
連続アクセス状況コードの出力を示し、BM０，
UN０はメモリ・モジユール０（１２０ａ）の連
続アクセス状況コード出力、BM７，UN７はメ
モリ・モジユール７（１２０ｈ）の連続アクセス
状況コード出力を示す。同図ｃはBASCR１１２
に対する入力信号を示す。

第１６図は第１２図に示す回路の一部を示すブ
ロツク図で、第１２図と同一符号は同一部分を示
し、１１１ａ，１１２ａはそれぞれ１１１，１１
２の一部分でメモリ・モジユールｉ（ｉ＝０〜７
の整数）に関連する部分であり、１１３は組み合
せ回路である。

メモリ・モジユールｉに対する優先順位決定お
よびアクセス制御コード生成回路１１１ａは、
REQC０〜REQC３及びメモリ・モジユールｉに
関する連続アクセス状況コードBASC_iを入力し、
ACC_iと、BASCRi１１２ａの内容を更新するた
めの情報、及びユニツトに返送する情報A_iを生成
し、先に述べたように、メモリ・モジユールに対
してあるユニツトが連続モードによりアクセスを
行つているか否かにより、REQ信号を出してい
るユニツトに対する優先順位を第１０図又は第１
１図に従つて決定する。

組み合せ回路１１３は各メモリ・モジユール１
２０に対する１１１ａ相当の回路からの信号A_i
（ｉ＝０〜７の整数）を各ユニツトごとに論理和
をとり、その結果の１ビツトの信号AK_j（ｊ＝０、
１、２、３）を各ユニツトに送出する。

第１７図は第１６図に示す回路を構成するブロ
ツクを示すブロツク図で、第１６図と同一符号は
同一部分又は同一信号を示し、１１４，１１５，
１１６，１１７，１１８，１１９はそれぞれ組み
合わせ回路である。REQC０〜REQC３は書込み
系の優先順位決定回路１１５及び読出し系の優先
順位決定回路１１６に入力され、各最高順位をも
つユニツトのコード番号（２ビツト）に、リクエ
ストが全然なかつたことを示す１ビツトと、選択
されたユニツトのリクエストが連続モードである
か否かを示す１ビツトが加えられた４ビツトの信
号WPRI及びRPRIとして出力される。１１５，
１１６にはBASC_iが入力され、第１６図につい
て説明したように、BASC_iの情報に従つて優先
順位は第１０図又は第１１図に示すように決定さ
れる。

WPRIとRPRIの信号はアクセス権決定回路１
１８に入力され、最終的にアクセス権を与えるユ
ニツトが決定される。このユニツトの番号を示す
２ビツトの信号とリクエストがなかつたことを示
す１ビツトが３ビツトの信号USELiとして出力
される。

信号wSEL_iは、回路１１４に入力され、REQC
０〜REQC３を参照して、連続アクセス状況コー
ドBASC_iを更新するか否かの信号BASCU_i、及び
更新時のデータBASCIN_iを生成する。信号
USEL_iは回路１１７に入力され信号ACC_iを生成
し、回路１１９に入力され信号A_i（第１６図参照）
を生成する。

以上の動作により、各ユニツトからのREQC０
〜REQC１に対しては各メモリ・モジユールの
BASCR(i)１１２ａの内容に従い、第１０図又は
第１１図に示す優先順位によりアクセスが許可さ
れ又は許可されず、その決定が信号AK０〜AK
３により当該ユニツトに通知される。

なお、以上の説明においては、説明の便宜のた
め、特定の構成を仮定して説明したが、この発明
がこのような特定の構成によつて限定されないこ
とは申すまでもない。

〔発明の効果〕

以上のようにこの発明によれば、グローバル・
メモリ・ユニツトに対する各ユニツトからのアク
セス要求に関し、あらかじめ定められたアクセス
優先順位とは別に、連続的にアクセスを行つてい
るユニツトに対して最高優先順位を与えて、大量
のデータの連続的なアクセスを高速に実行できる
ようにすると同時に、その間に、他のユニツトの
小量のデータに対する単一的なアクセスをも許容
することにより、メモリに対するアクセスの効率
を向上することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるシステム
構成を示すブロツク図、第２図は第１図のグロー
バル・メモリ・ユニツトの構成例を示すブロツク
図、第３図は第２図のメモリ・モジユールの構成
例を示すブロツク図、第４図は第３図のアドレス
生成回路の構成例を示すブロツク図、第５図は第
３図のアクセス制御回路に入力する信号REQと
その信号による制御動作との対応を示す図、第６
図は単一モードアクセスの場合の信号REQと各
レジスタの内容の変化を示す図、第７図は連続モ
ードアクセスの場合の信号REQと各レジスタの
内容の変化を示す図、第８図は第６図又は第７図
の如く変化するレジスタの内容によりアクセスさ
れるメモリ内のデータを示す図、第９図はグロー
バル・メモリ・ユニツトと４つのユニツトとの間
のデータ・バスを示すブロツク図、第１０図はリ
クエスト信号の競合を制御するため、あらかじめ
定められた優先順位を示す図、第１１図は連続ア
クセス・モードが実行されている時の優先順位を
示す図、第１２図は第２図のリクエスト制御モジ
ユールの構成を示すブロツク図、第１３図は第１
２図のREQCの内容を示すフオーマツト図、第１
４図は第１２図のACCの内容を示すフオーマツ
ト図、第１５図は第１２図のBASCRへの入出力
信号の内容を示すフオーマツト図、第１６図は第
１２図に示す回路の一部を示すブロツク図、第１
７図は第１６図に示す回路の構成を示すブロツク
図である。１０，２０，３０，４０，５０……それぞれバ
ンドル（バスの束）、１００……グローバル・メ
モリ・ユニツト、２００……コントロール・プロ
セツサ・ユニツト、２１０……ローカル・プログ
ラム・メモリ、２２０……プログラム実行ユニツ
ト、３００……アレイプロセツサ・ユニツト、３
１０……ローカル・データ・メモリ、３２０……
アレイ演算実行ユニツト、４００……外部インタ
ーフエース・ユニツト、１０ａ〜１０ｄ……デー
タ・バス、１１……メモリ・アドレス信号線、１
２……リクエスト・アドレス信号線、１３……
REQ線、１２０ａ〜１２０ｈ……メモリ・モジ
ユール、１２１……メモリ部、１２２……アクセ
ス制御回路、１３０……アドレス生成回路、１３
１……レジスタAR、１３２……アキユムレータ
BR、１３３……レジスタCR、１３４……レジス
タMAR、１３５……加算器、１１０……リクエ
スト制御モジユール、１１１……優先順位決定お
よびアクセス制御コード生成回路、１１２……連
続アクセス状況コード・レジスタ（BASCR）。
なお、図中同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】１アレイ・データ、スカラ・データ、およびプ
ログラムを記憶するためのグローバル・メモリ・
ユニツトと、このグローバル・メモリ・ユニツトにデータ・
バスを介して接続され、実行プログラムおよびこ
れに関係したデータを記憶するためのローカル・
プログラム・メモリと、前記実行プログラムを実
行するプログラム実行ユニツトとを有するコント
ロール・プロセツサ・ユニツトと、前記グローバル・メモリ・ユニツトにデータ・
バスを介して接続され、かつ、前記コントロー
ル・プロセツサ・ユニツトと制御バスを介して接
続され、アレイ演算に用いるアレイ・データを記
憶するためのローカル・データ・メモリおよびア
レイ演算を行なうためのアレイ演算実行ユニツト
を有し、前記コントロール・プロセツサ・ユニツ
トで実行された命令によつて前記制御バスを介し
て制御されるアレイ演算を実行するアレイ・プロ
セツサ・ユニツトと、入出力装置を接続することができ、前記グロー
バル・メモリ・ユニツトとデータ・バスを介して
接続され、また、前記コントロール・プロセツ
サ・ユニツトと制御バスを介して接続され、前記
コントロール・プロセツサ・ユニツトで実行され
た命令によつてデータの転送制御が行なわれる外
部インターフエース・ユニツトと、を含むアレイ演算用データ処理装置において、前記グローバル・メモリ・ユニツトを複数のメ
モリ・モジユールに分割し、この複数のメモリ・
モジユールごとにアクセス制御回路とアドレス生
成回路を設け、このアドレス生成回路にはレジスタAR、アキ
ユムレータBR、レジスタCR、レジスタMARお
よび加算器を設け、前記アクセス制御回路においてアクセス要求信
号を解読し、この解読結果に応じて、前記アドレ
ス生成回路ではリクエストアドレス信号線上の信
号をレジスタARとアキユムレータBRとに設定
し、又はレジスタCRに設定する手段と、前記アクセス要求信号の解読結果に応じて、前
記アドレス生成回路ではレジスタARの内容をレ
ジスタMARにうつして単一モードのアクセスを
行うか、又はアキユムレータBRの内容とレジス
タCRの内容を加算した数値をアキユムレータBR
とレジスタMARに入力し、前記アクセス制御回
路からの制御があるまで、前記加算と加算結果の
アキユムレータBRとレジスタMARへの格納を
繰返して連続モードのアクセスを行うかのいずれ
かの処理を行う手段と、前記レジスタMARの内容が変化するごとにそ
の内容をアドレス信号としてメモリにアクセスす
る手段と、前記グローバル・メモリ・ユニツトにアクセス
を要求するすべてのユニツトから、前記複数のメ
モリ・モジユールのうち任意のメモリ・モジユー
ルを指定して各種のモードのアクセスを要求する
リクエスト・コードを入力して処理するため、前
記グローバル・メモリ・ユニツト内に設けられる
リクエスト制御モジユールと、このリクエスト制御モジユール内に設けられ、
現に実行されている連続アクセスモードの情報が
格納される連続アクセス状況コード・レジスタ
と、この連続アクセス状況コード・レジスタの内容
に応じて前記リクエスト制御モジユールが前記リ
クエスト・コードを処理する場合のアクセス優先
順位を所定の法則に従つて変更する手段と、前記リクエスト・コードによる前記連続モード
のアクセス要求が許可された場合に前記連続アク
セス状況コード・レジスタの内容を更新する手段
と、を備えたことを特徴とするアレイ演算用データ処
理装置。