JPH0561675B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、高速にアレイ演算を行なうためのデ
ータ処理装置に関するものであり、更に具体的に
は、データおよびプログラムを記憶するグローバ
ル・メモリ・ユニツト、プログラムを実行し、ア
レイ演算の制御等を行なうコントロール・プロセ
ツサ・ユニツト、アレイ演算を実行するアレイ・
プロセツサ・ユニツトおよび外部の入出力装置と
のインターフエースである外部インターフエー
ス・ユニツトとを有し、これらの機能ユニツトが
データ・バスおよび制御バスによつて接続された
データ処理装置に関するものである。

〔従来技術〕

一般に、科学技術計算においてアレイ演算の占
める割り合いは高く、これを汎用計算機で処理す
ると時間かかり過ぎることから、アレイ演算を専
用に行なうデータ処理装置が種々考案され、その
うちのいくつかは実用化されてきた。このような
アレイ演算用のデータ処理装置は、下に示すよう
ないくつかの形式に分類される。

Ａ FFTプロセツサのように、アレイ演算でも
特定の種類の演算のみの高速化を図つた専用の
プロセツサ。

Ｂ 汎用計算機にその入出力インターフエースを
介して接続され、一般の科学技術計算における
アレイ演算を汎用計算機よりも高速に実行する
アレイ・プロセツサ。

Ｃ 汎用計算機の中央処理装置を共有し、アレイ
演算専用の機能を付加した内蔵アレイ・プロセ
ツサ。

Ｄ 超高速に科学技術計算におけるアレイ演算を
処理するスーパーコンピユータ。

上記のうち、Ａの形式の専用プロセツサにおい
ては、その構成はある特定の処理に向いたものと
なつており、限られた種類の演算を対象としてい
る。このため、対象としている演算の処理は高速
が行なえるが、対象外の演算は全く行なえない
か、あるいは行なえるとしても非常に低速の処理
となり、処理の柔軟性に欠けるという欠点があつ
た。

また、上記Ｂの形式のアレイ・プロセツサで
は、処理の柔軟性はあるが、特定の処理を考えた
とき、汎用計算機に比べて処理性能は改善される
ものの、専用プロセツサが必要な分野に適用でき
るほどの処理性能は有していないという欠点があ
つた。また、汎用計算機の入出力装置の１つとし
て接続されているため、ある１つの演算から他の
演算に処理が移るときには入出力のオーバーヘツ
ドが大きいという欠点もあつた。

さらに、上記Ｃの形式の内蔵アレイ・プロセツ
サでは、処理の柔軟性は汎用計算機の中央処理装
置を共有しているため充分にあるが、その反面、
処理性能は上記Ｂの形式のアレイ・プロセツサほ
どは改善されないという欠点があつた。

上記Ｄの形式のスーパーコンピユータでは、大
規模科学技術計算を指向しており、処理は非常に
高速に行なえる。一般に、スーパーコンピユータ
では取り扱えるデータ幅も広く精度良く計算が行
なえるようになつている。しかし、構成は大規模
であり、精度をそれほど要求しない応用に対して
は、高価過ぎるという欠点があつた。

以上のことより、前記Ａ〜Ｄの形式のデータ処
理装置を次のような条件を要求する応用に対して
用いることは不適当である。

− 科学技術計算、とくに、アレイ計算を主体と
する。

− 専用プロセツサとほぼ同等の高速な処理を行
なう。

− 演算の精度はそれほど要求しない。

− プログラムにより処理内容を動的に変更でき
る。

− 処理内容の変更に伴うオーバーヘツドが小さ
い。

さらに、アレイ演算においては、メモリに対し
連続的にアクセスして大量のデータを読出し又は
書込む場合が多いが、このような処理に適した処
理装置は従来存在しなかつた。すなわち、多数の
ユニツトからメモリにアクセスしなければならぬ
が、この各ユニツトの中にそれぞれ、メモリ・リ
クエスト信号を送出する機能の他に、メモリにア
クセスするために連続的に変化するアドレス信号
を生成する機能、転送したデータ数を計数する機
能を必要とした。たとえば、リアルタイム・デー
タをメモリに入力するためのユニツト中にも、メ
モリ・リクエスト信号を送出する機能の他に、デ
ータアドレスを計算する機能と、データを計数す
る機能を付加しなければならなかつた。メモリに
接続するすべてのユニツトに上述のような機能を
持たせるのは効率的でなく、特に、データアドレ
スを計算する機能を実現するには比較的多量のハ
ードウエアを必要とし、従来のアレイ演算用デー
タ処理装置はメモリに接続するすべてのユニツト
にこのような機能を持たせねばならぬという欠点
があつた。

〔発明の概要〕

本発明は、このような応用に対して、高速でか
つ柔軟性のあるアレイ演算用データ処理装置を提
供し、前述の従来のアレイ演算用データ処理装置
の欠点を補うためになされたもので、特許請求の
範囲に記載したように構成したことを特徴とする
ものである。

〔発明の実施例〕

第１図は、本発明の一実施例におけるシステム
構成を示すブロツク図である。図中、１００，２
００，３００，４００，５００は機能ユニツトを
示し、１０，２０，３０は複数のバスの束（以
後、これをバンドルと呼ぶ）を示す。

第１図において、大量のデータ（アレイ・デー
タおよびスカラ・データ）およびプログラムは大
容量の記憶部を持つグローバル・メモリ・ユニツ
ト１００に記憶され、実行しようとするプログラ
ムおよびこれに関係したデータはメモリ・バンド
ル１０を介して、コントロール・プロセツサ・ユ
ニツト２００内のローカル・プログラム・メモリ
２１０に転送される。

第１図に示されているデータ処理装置に関する
ほとんど全ての制御を、コントロール・プロセツ
サ・ユニツト２００が、その内部に持つローカ
ル・プログラム・メモリ２１０に格納されている
プログラムを、同じくその内部にあるプログラム
実行ユニツト２２０で実行することによつて行な
う。コントロール・プロセツサ・ユニツト２００
は、ローカル・プログラム・メモリ２１０を主記
憶とし、プログラム実行ユニツト２２０を中央処
理装置とする計算機と見なすことができる。従つ
て、コントロール・プロセツサ・ユニツト２００
でのプログラムの実行は、通常、その内部で閉じ
た形で行なわれ、新しくプログラムが必要になつ
た場合やプログラムの実行結果をグローバル・メ
モリ・ユニツト１００に格納するる必要が生じた
場合などに限つて、グローバル・メモリ・ユニツ
ト１００とコントロール・プロセツサ・ユニツト
２００との間でデータ転送が行なわれる。このこ
とにより、グローバル・メモリ・ユニツト１００
への定常的なデータ・アクセスをなくし、他の機
能ユニツトがアクセスする機会を増やしている。

コントロール・プロセツサ・ユニツト２００内
のプログラム実行ユニツト２２０は、ローカル・
プログラム・メモリ２１０とバンドル４０によつ
て接続され、これを介して命令のフエツチ・デー
タの読み出し、およびデータの書き込みが行なわ
れる。プログラム実行ユニツト２２０は、本デー
タ処理装置に機械命令として定義されているマイ
クロ命令を逐次実行するもので、マイクロプログ
ラムによつて、マイクロ命令の読み出し、解読、
データの読み出し、実行、実行結果の書き込み等
が制御される。

グローバル・メモリ・ユニツト１００に記憶さ
れている大量のアレイ・データを処理するのは、
メモリ・バンドル１０に接続されたアレイ・プロ
セツサ・ユニツト３００で、これは、ローカル・
データ・メモリ３１０とアレイ演算実行ユニツト
３２０とから構成される。処理するアレイ・デー
タは、まず、グローバル・メモリ・ユニツト１０
０よりローカル・データ・メモリ３１０に転送さ
れ、この後、アレイ演算実行ユニツト３２０にロ
ーカル・データ・メモリ３１０から取り出された
データが供給され、処理された後、結果をローカ
ル・データ・メモリ３１０に返す。ローカル・デ
ータ・メモリ３１０とアレイ演算実行ユニツト３
２０との間で、バンドル５０を介してデータの授
受を行ないながら、必要な回数だけ、この処理サ
イクルを繰り返す。最終的な結果がローカル・デ
ータ・メモリ３１０に格納された後、これよりグ
ローバル・データ・メモリ１００に転送される。

機能ユニツト４００は外部インターフエース・
ユニツトで、これと入出力バンドル３０を介して
接続される例えばデイスプレイ装置および実時間
信号入力装置等の入出力装置５００ａ，５００ｂ
とグローバル・メモリ・ユニツト１００との間で
のデータ転送を制御する。

コントロール・プロセツサ・ユニツト２００
は、データ処理装置全体の制御を行なうために、
制御バンドル２０を介して、アレイ・プロセツ
サ・ユニツト３００、グローバル・メモリ・ユニ
ツト１００、外部インターフエース・ユニツト４
００に対し制御データを送出したり、あるいはこ
れらの機能ユニツトの状態に関するデータを読み
込んだりする。アレイ・プロセツサ・ユニツト３
００に対するアレイ演算の制御あるいは外部イン
ターフエース・ユニツト４００に対する入出力デ
ータの転送制御はこのバンドル２０を用いて行な
われる。

第２図は第１図のグローバル・メモリ・ユニツ
ト１００の構成例を示すブロツク図であつて、１
２０ａ〜１２０ｈとそれぞれメモリ・モジユール
で、図に示す例では８個のメモリ・モジユールに
分割され、いずれか１つのモジユールを特定しな
いで表す場合には符号１２０によつて示す。１１
０はリクエスト制御モジユール、１０ａ，１０ｂ
は読出しデータ線、１０ｃ，１０ｄは書込みデー
タ線である。グローバル・メモリ・ユニツト１０
０へのメモリ・リクエストに対し、リクエスト制
御モジユール１１０は優先順位制御等の制御を行
い、該当するメモリ・モジユール１２０に制御信
号を介してアクセスがあることを知らせる。

第３図は第２図のメモリ・モジユール１２０の
構成例を示すブロツク図で、第２図と同一符号は
同一部分を示し、１２１はメモリ部、１２２はア
クセス制御回路、１３０はアドレス生成回路、１
１はメモリ・アドレス信号線、１２はリクエス
ト・アドレス信号線、１３はリクエスト信号（以
下REQで表す）線、１２３ａ，１２３ｂはそれ
ぞれ制御信号線である。

第４図は第３図のアドレス生成回路１３０の構
成例を示すブロツク図で、第３図と同一符号は同
一部分を示し、１３１はレジスタAR（レジスタ
ARの文字ARは他のレジスタと区別するために
付けた記号である。以下他の文字も同様）、１３
２はアキユムレータBR、１３３はレジスタCR、
１３４はレジスタMAR、１３５は加算器であ
る。

グローバル・メモリ・ユニツト１００に対しデ
ータ転送を要求するユニツトは信号REQと、ど
のメモリモジユール１２０を選択するかを示すモ
ジユール選択信号と、選択したモジユール内のメ
モリ部１２１のアドレスに関する情報とをグロー
バル・メモリ・ユニツト１００に送出し、これら
の信号はリクエスト制御モジユール１１０を介
し、該当するメモリモジユール１２０にリクエス
ト信号線１３上の信号REQ及びリクエスト・ア
ドレス信号線１２上のアドレス情報となつて入力
される。

第５図は信号REQの構成と、アクセス制御回
路１２２がその信号REQを解読してアドレス生
成回路１３０を制御する制御動作との対応を示す
図で、図において１４０は信号REQのビツトパ
ターンを示す欄、１４１はこのビツトパターンに
対応する制御動作をシンボルによつて示す欄であ
る。但し、ビツトパターン欄１４０においてＸで
示すビツトは解読を行うときには無視されるビツ
トであることを意味する。

シンボル欄１４１の各シンボルの意味する制御
は次のとおりである。

NOP…何も動作しない。

SBR…リクエスト・アドレス信号線１２上のデ
ータをレジスタAR１３１とアキユムレータ
BR１３２にセツトする。

SCR…リクエスト・アドレス信号線１２上のデ
ータをレジスタCR１３３にセツトする。

RSM…単一データ読出しモードを意味し、レジ
スタAR１３１の内容をレジスタMAR１３４
にセツトし、レジスタMAR１３４の内容をメ
モリ・アドレス信号線１１に出力してメモリ部
１２１からそのアドレスのデータを読出す。

RBM…連読データ読出しモードを意味し、アキ
ユムレータBR１３２に格納されている値にレ
ジスタCR１３３に格納されている値を加算し、
加算結果をアキユムレータBR１３２に入力す
ると共にレジスタMAR１３４にセツトし、レ
ジスタMAR１３４の内容をメモリ・アドレス
信号線１１に出力してメモリ部１２１からその
アドレスのデータを読出す。この読出しが終る
と次の加算、MAR１３４へのセツト、メモリ
部１２１からの読出しのサイクルを繰返す。

RBL…連続データ読出しモードの最後のリクエ
ストを意味するもので、動作はRBMと同じで
あるる。これはアクセス制御回路１２２に対し
てだけ意味をもつ。

WSM…RSMに対応し、RSMが読出し制御であ
るのに対し、WSMは書込み制御である。

WBM…RBMに対応し、RBMが読出し制御であ
るのに対し、WBMは書込み制御である。

WBL…RBLに対応し、RBLが読出し制御に関す
るものであるのに対し、WBLは書込み制御に
関するものである。

信号REQに、第５図に示すような種類を作つ
ておけば、データを１つずつアクセスする単一モ
ードと、一定のアドレス間隔をあけて並んでいる
複数個のデータに連続的にアクセスする連続モー
ドとを実施することができる。

第６図は単一モードのアクセスの場合の信号
REQと、レジスタAR１３１、アキユムレータ
BR１３２、レジスタCR１３３、レジスタMAR
１３４の内容の変化の一例を示す図で、この場合
BRとCRの内容は関係がないのでＸで示してあ
る。第６図のARはリクエスト・アドレス信号線
１２からレジスタAR１３１にセツトされる数
値、MARはレジスタMAR１３４からメモリ・
アドレス信号線１１に出力される数値を示す欄で
ある。

第７図は連続モードのアクセスの場合の信号
REQと、各レジスタの内容の変化の一例を示す
図で、それぞれの欄の意味は第６図と同様であ
る。但しOperation３以後はリクエスト・アドレ
ス信号線１２からレジスタAR１３１に数値をセ
ツトする必要がないことを（−）記号によつて示
している。Operation１のSBRでアキユムレータ
BR１３２に数値95がセツトされ、Operation２
のSCRでレジスタCR１３３に数値５がセツトさ
れ、Operation３で95＋５＝100がBR１３２と
MAR１３４にセツトされ、基後MAR１３４の
内容は５ずつ増加し、信号REQがRBLになつた
点で終る。

第８図は第６図又は第７図に示す如く変化する
MAR１３４の内容によりアクセスされるメモリ
部１２１内のデータを示す。データ１〜データ５
の５個のデータを得るため、メモリ・リクエスト
をするユニツトは、リクエスト・アドレス信号線
１２上の数値を第６図の場合は５回変化して出力
しなければならないのに対し、第７図の場合は２
回だけ出力すればよい。アレイ演算では一定のア
ドレス間隔で並んだ多数のデータにアクセスする
場合が多いので、メモリ・モジユールの中にアド
レス生成回路１３０を備えていることは、メモ
リ・リクエストを行う各ユニツトにおける処理を
著しく簡単にすることができる。

なお、以上はグローバル・メモリ・ユニツトの
特定のモジユール構成のものについて説明した
が、この発明はこのような特定の構成のものに限
定されるものでないことは申すまでもない。

〔発明の効果〕

以上のように、単一モード又は連続モードのう
ちいずれか一方の処理の途中に他方のモードを適
時行う手段を設けたので、アレイプロセツサユニ
ツトがグローバルメモリユニツトに格納された大
きなアレイデータを連読モードでアクセスしてい
る途中に、コントロールプロセツサユニツトが１
つのデータをアクセスしたい場合に、１つのデー
タがアクセスできないためにコントロールプロセ
ツサユニツトの処理が止まりシステムの効率が低
下することを防ぐことができる等の効果を奏す
る。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるシステム
構成を示すブロツク図、第２図は第１図のグロー
バル・メモリ・ユニツトの構成例を示すブロツク
図、第３図は第２図のメモリ・モジユールの構成
例を示すブロツク図、第４図は第３図のアドレス
生成回路の構成例を示すブロツク図、第５図は第
３図のアクセス制御回路に入力する信号REQと
その信号により制御動作との対応を示す図、第６
図は単一モードアクセスの場合の信号REQと各
レジスタの内容の変化を示す図、第７図は連続モ
ードアクセスの場合の信号REQと各レジスタの
内容の変化を示す図、第８図は第６図又は第７図
の如く変化するレジスタの内容によりアクセスさ
れるメモリ内のデータを示す図である。 １０，２０，３０，４０，５０…それぞれバン
ドル（バスの束）、１００…グローバル・メモ
リ・ユニツト、２００…コントロール・プロセツ
サ・ユニツト、２１０…ローカル・プログラム・
メモリ、２２０…プログラム実行ユニツト、３０
０…アレイプロセツサ・ユニツト、３１０…ロー
カル・データ・メモリ、３２０…アレイ演算実行
ユニツト、４００…外部インターフエース・ユニ
ツト、１０ａ〜１０ｄ…データバス、１１…メモ
リ・アドレス信号線、１２…リクエスト・アドレ
ス信号線、１３…REQ線、１２０ａ〜１２０ｈ
…メモリ・モジユール、１２１…メモリ部、１２
２…アクセス制御回路、１３０…アドレス生成回
路、１３１…レジスタAR、１３２…アキユムレ
ータBR、１３３…レジスタCR、１３４…レジス
タMAR、１３５…加算器。なお、図中同一符号
は同一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ アレイ・データ、スカラ・データ、およびプ
   ログラムを記憶するためのグローバル・メモリ・
   ユニツトと、 このグローバル・メモリ・ユニツトにデータ・
   バスを介して接続され、実行プログラムおよびこ
   れに関係したデータを記憶するためのローカル・
   プログラム・メモリと、前記実行プログラムを実
   行するプログラム実行ユニツトとを有するコント
   ロールプロセツサユニツトと、 前記グローバル・メモリ・ユニツトにデータ・
   バスを介して接続され、かつ、前記コントロー
   ル・プロセツサ・ユニツトと制御バスを介して接
   続され、アレイ演算に用いるアレイ・データを記
   憶するためのローカル・データ・メモリおよびア
   レイ演算を行なうためのアレイ演算実行ユニツト
   を有し、前記コントロール・プロセツサ・ユニツ
   トで実行された命令によつて前記制御バスを介し
   て制御されるアレイ演算を実行するアレイ・プロ
   セツサ・ユニツトと、 入出力装置を接続することができ、前記グロー
   バル・メモリ・ユニツトとデータ・バスを介して
   接続され、また、前記コントロール・プロセツ
   サ・ユニツトと制御バスを介して接続され、前記
   コントロール・プロセツサ・ユニツトで実行され
   た命令によつてデータの転送制御が行なわれる外
   部インターフエース・ユニツトと、 を含むアレイ演算用データ処理装置において、 前記グローバル・メモリ・ユニツトを複数のメ
   モリ・モジユールに分割し、この複数のメモリ・
   モジユールごとにアクセス制御回路とアドレス生
   成回路を設け、 このアドレス生成回路にはレジスタAR、アキ
   ユムレータBR、レジスタCR、レジスタMARお
   よび加算器を設け、 前記アクセス制御回路においてアクセス要求信
   号（REQ）を解読し、この解読結果に応じて、
   前記アドレス生成回路ではリクエストアドレス信
   号線上の信号をレジスタARとアキユムレータ
   BRとに設定し、又はレジスタCRに設定する手段
   と、 オペレーシヨンのたびごとに前記アクセス要求
   信号（REQ）を解読しその結果に応じて、前記
   アドレス生成回路ではレジスタARの内容をレジ
   スタMARにうつす（単一モード）か、又はアキ
   ユムレータBRの内容とレジスタCRの内容を加算
   した数値をアキユムレータBRとレジスタMAR
   に入力し、前記アクセス制御回路からの制御があ
   るまで、前記加算と加算結果のアキユムレータ
   BRとレジスタMARへの格納を繰返す（連続モ
   ード）かのいずれかの処理を行い、前記単一モー
   ド又は連続モードのうちいずれか一方の処理の途
   中に他方のモードを適時行う手段と、 前記レジスタMARの内容が変化するごとにそ
   の内容をアドレス信号としてメモリにアクセスす
   る手段と、 を備えたことを特徴とするアレイ演算用データ処
   理装置。