JPH0344505B2

JPH0344505B2 -

Info

Publication number: JPH0344505B2
Application number: JP8679182A
Authority: JP
Inventors: Toshiaki Goto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-05-21
Filing date: 1982-05-21
Publication date: 1991-07-08
Also published as: JPS58204770A

Description

【発明の詳細な説明】本発明は倍電圧整流回路に関し特に２ケの半導
体スイツチの“オン”、“オフ”により従来の半波
倍電圧整流回路を改良し全波倍電圧整流回路とし
た倍電圧整流回路に関するものである。

従来の倍電圧整流回路は第１図のように半波整
流回路であつたために、コンデンサ４′，５′のリ
ツプル電流が大きく、大きなリツプル電流に耐え
る高価なコンデンサが必要である欠点があつた。

また、出力電圧は、交流電圧により決まり、制
御されない欠点があつた。

本発明は従来の技術に内在する上記欠点を解消
する為になされたものであり、従つて本発明の目
的は、従来の半波倍電圧整流回路を全波倍電圧整
流回路とすることによりコンデンサのリツプル電
流を低減するようにするとともに、出力電圧も可
変制御出来るようにすることにある。

本発明の上記目的は、交流電源に接続されたブ
リツジ型整流回路と、該整流回路の第１及び第２
の出力端子間に接続された第１及び第２の半導体
スイツチの直列回路と、前記第１の出力端子に接
続された第１のダイオードと、前記第２の出力端
子に接続された第２のダイオードと、前記第１及
び第２のダイオード間に接続され且つその中点
（直列接続点）が前記第１及び第２の半導体スイ
ツチの中点（直列接続点）に接続された第１及び
第２のコンデンサの直列回路とを具備することを
特徴とした倍電圧整流回路、によつて達成され
る。

以下本発明をその良好な各実施例について図面
を参照しながら詳細に説明する。

第２図は本発明の基本的な第１の実施例を示す
回路図であつて、参照番号１は交流電源、２〜５
はブリツジ構成されたダイオード、６，７は半導
体スイツチ、８，９は逆流防止用ダイオード、１
０，１１はコンデンサをそれぞれ示す。これらの
各要素は図示の如く接続されている。

次に前記第１の実施例の動作について順を追つ
て説明する。

まず、交流電源１が（＋）のサイクルにおい
て、半導体スイツチ７を“オン”させると、交流
電源１、ダイオード２、ダイオード８、コンデン
サ１０、半導体スイツチ７、ダイオード５の回路
でコンデンサ１０が交流電源１のほぼ電圧の波高
値まで充電される。交流電源１の（−）のサイク
ルにおいて、半導体スイツチ７を“オフ”とし、
半導体スイツチ６を“オン”させると、交流電源
１、ダイオード４、半導体スイツチ６、コンデン
サ１１、ダイオード９、ダイオード３の回路でコ
ンデンサ１１が交流電源１の電圧のほぼ波高値ま
で充電される。したがつて、交流の１サイクルに
おいて、コンデンサ１０，１１の和の電圧は交流
電源１の電圧の波高値の２倍となる倍電圧整流回
路となる。しかしながら交流電源１の（＋）（−）
のサイクルで、半導体スイツチ７，６をそれぞれ
“オン”、“オフ”させたのでは半波倍電圧整流回
路となりメリツトがない。

そこで、交流電源１の（＋）（−）のそれぞれ
のサイクル内で半導体スイツチ６，，７を１回以
上“オン”、“オフ”させると全波整流とすること
が出来る。その例を交流電源１のサイクルと半導
体スイツチ６，７の“オン”、“オフ”を同期させ
た場合の動作を第３図に示す。第３図において、
１ａは交流電源１の電圧波形、２ａは半導体スイ
ツチ７の“オン”信号波形、３ａは半導体スイツ
チ６の“オン”信号波形をそれぞれ示す。

第３図からわかるように、交流電源１の電圧の
半サイクルにおいて半導体スイツチ６，７がそれ
ぞれ１回“オン”、“オフ”を行つており、コンデ
ンサ１０，１１には１サイクルにおいて２回充電
が行われ、いわゆる全波整流回路となる。

第４図は交流電源１の半サイクルにおいて半導
体スイツチ６，７の“オン”、“オフ”を複数回
（第４図においては２回）行つたものであり、動
作説明は第３図と同様であり省略するが、半導体
スイツチ６，７の“オン”、“オフ”回数を高くす
ることにより、半導体スイツチ６，７の“オン”、
“オフ”時の電流負担を均一化することが出来る
利点がある。

第５図は半導体スイツチ６，７のそれぞれの
“オン”期間を変えたものであり、特に半導体ス
イツチ７の“オン”期間を長く、半導体スイツチ
６の“オン”期間を短くしたものであり、第２図
の動作説明により、コンデンサ１０の電圧が交流
電源１の電圧のほぼ波高値に近く、コンデンサ１
１は充電が充分されず交流電源１の電圧の波高値
よりかなり低く充電させることが出来、半導体ス
イツチ６，７の“オン”比を制御することにより
コンデンサ１０，１１の和の電圧を制御すること
が出来る。

第６図は半導体スイツチ６，７の“オン”の休
止期間を設けたものであり、この休止期間を制御
することにより全波整流電圧から倍電圧整流電圧
まで可変制御出来、さらに出力電圧を休止期間に
フイードバツクすることにより、定電圧電源とす
ることが出来る。また、半導体スイツチ６，７の
休止期間を一定とし“オン”、“オフ”の周期を可
変しても同様な効果をえることが出来る。

第７図は本発明の第２の実施例を示し、第２図
に示した基本回路の変形例であり、ブリツジ構成
されたダイオード２〜５の（＋）（−）端子と半
導体スイツチ６，７との間にフイルタ１２を挿入
したものである。

第７図において、第６図で説明したような半導
体スイツチの“オン”、“オフ”信号により半導体
スイツチ６，７が“オン”、“オフ”したとする
と、今半導体スイツチ６が“オフ”より“オン”
になつたときの半導体スイツチ６を流れる電流が
フイルタ１２により抑制されるとともに、フイル
タ１２に蓄積されたエネルギは、半導体スイツチ
６が“オフ”したときにダイオード２〜５、ダイ
オード８、コンデンサ１０，１１、ダイオード９
の回路で消費されて回収されるために、回路の効
率が向上する利点がある。

第８図は、本発明の第３の実施例を示し、フイ
ルタ１２は２個の半導体スイツチ６，７と２個の
コンデンサ１０，１１の中点間に挿入したもので
あり、さらにまた、フイルタ１２のエネルギの回
収を行うために、半導体スイツチ６，７に逆並列
にダイオード１３，１４を接続したものである。

第８図において、第７図と同様に、フイルタ１
２により半導体スイツチ６，７の電流が抑制され
ることは明白であり、半導体スイツチの“オン”
時の損失が低減されるとともに、半導体スイツチ
６，７の“オン”時において、例えば、半導体ス
イツチ６が“オン”から“オフ”したとすると、
ダイオード１４、フイルタ１２、コンデンサ１
１、ダイオード９の回路でフイルタ１２に蓄積さ
れたエネルギは回収される。また、同様に、半導
体スイツチ７が“オフ”した時には、ダイオード
１３、フイルタ１２、コンデンサ１０、ダイオー
ド８の回路でフイルタ１２に蓄積されたエネルギ
は回収され、第６図と同様に効率のよい整流を行
える利点がある。

以上の各実施例において、ダイオード８，９の
代りに、SCR、サイリスタ等他の整流素子を使
用し得ることは明らかである。

以上説明したように、本発明は、交流電源
（＋）（−）各半サイクルにおいて２個の半導体ス
イツチが“オン”、“オフ”して２個の倍電圧整流
用のコンデンサに交互に充電するために、いわゆ
る全波整流動作となり、従来の半波整流回路に比
べてコンデンサのリツプル電流が小さい利点があ
る。

また、半導体スイツチの“オン”、“オフ”の制
御により、直流出力電圧を制御出来る利点があ
る。

尚、半導体スイツチとしてはトランジスタ、
SCR、FET、GTO、SIT等が考えられる。

また、逆方向が等価的にダイオードを有する
MOSFETの場合には第７図のような逆並列のダ
イオード１３，１４は不安となる場合がある。

さらにまた、ブリツジ整流回路は単相を例に示
したが、３相においても全く同様であり、交流電
源とブリツジ整流回路を直流電源におきかえても
全く同様の働きをすることが出来、この場合でも
直流入力電圧の２倍の電圧をえることが出来る。

さらに、入力電圧が例えば100Vの場合には、
前記の２個の半導体スイツチ６，７を“オン”、
“オフ”させ倍電圧整流とし、200Vの場合には半
導体スイツチ６，７を“オフ”として動作を停止
し、ブリツジ整流とすることにより、100Vある
いは200Vのいずれの入力においても同一の出力
電圧をえることが出来る利点がある。

加えて、交流電源１への副射ノイズを低減する
ためと、交流電源の高周波インピーダンスを低減
するために、ブリツジ構成のダイオード２〜５の
（＋）（−）側に並列にコンデンサを入れると実用
的である。

以上本発明をその良好な各実施例について説明
したが、それは単なる例示的なものであり、ここ
で説明された実施例によつてのみ本願発明は限定
されるものではなく、その範囲内においてこれら
以外にも種々の変形、変更を含むことは勿論であ
る。

【図面の簡単な説明】

第１図は従来の半波倍電圧整流回路の構成図、
第２図は本発明の第１の実施例を示す回路図、第
３図〜第６図は本発明の動作を説明する為の図で
あり、そのうち、第３図は第２図に示した回路の
半導体スイツチの“オン”、“オフ”が（＋）、
（−）の各半サイクルにそれぞれ一回行われる場
合の交流電源電圧と半導体スイツチの“オン”、
“オフ”同期の関係を示す図、第４図は第２図に
示した回路の半導体スイツチの“オン”、“オフ”
が（＋）、（−）の各半サイクルにそれぞれ複数回
行われる場合の交流電源電圧と半導体スイツチの
“オン”、“オフ”同期の関係を示す図、第５図は
第２図に示した回路の半導体スイツチのそれぞれ
の“オン”比を可変して制御する場合の交流電源
電圧と半導体スイツチの“オン”、“オフ”の同期
の関係を示す図、第６図は第２図に示した回路の
半導体スイツチのそれぞれの“オン”、“オフ”の
休止期間を変えた場合の交流電源電圧と半導体ス
イツチの“オン”、“オフ”の同期の関係を示す
図、第７図は本発明の第２の実施例を示す回路
図、第８図は本発明の第３の実施例を示す回路図
である。１……交流電源、２〜５，８，９，１３，１４
……ダイオード、６，７……半導体スイツチ、１
０，１１……コンデンサ、１２……フイルタ、１
ａ……交流電源１の電圧波形、２ａ……半導体ス
イツチ７の“オン”信号、３ａ……半導体スイツ
チ６の“オン”信号。

Claims

【特許請求の範囲】１交流電源に接続されたブリツジ型整流回路
と、該整流回路の第１及び第２の出力端子間に接
続された第１及び第２の半導体スイツチの直列回
路と、前記第１の出力端子に接続された第１のダ
イオードと、前記第２の出力端子に接続された第
２のダイオードと、前記第１及び第２のダイオー
ド間に接続され且つその中点（直列接続点）が前
記第１及び第２の半導体スイツチの中点（直列接
続点）に接続された第１及び第２のコンデンサの
直列回路とを具備することを特徴とした倍電圧整
流回路。２前記第１の出力端子と前記第１の半導体スイ
ツチとの間又は前記第２の出力端子と前記第２の
半導体スイツチとの間にフイルタを有することを
更に特徴とする特許請求の範囲第１項記載の倍電
圧整流回路。３前記第１及び第２の半導体スイツチの前記中
点と前記第１及び第２のコンデンサの前記中点間
にフイルタを有すると共に、前記第１及び第２の
半導体スイツチのそれぞれに第３及び第４のダイ
オードを接続したことを更に特徴とする特許請求
の範囲第１項記載の倍電圧整流回路。４前記第１及び第２の半導体スイツチの“オ
ン”、“オフ”の切替を前記交流電源の半サイクル
にそれぞれ少なくとも一回行うようにしたことを
更に特徴とする特許請求の範囲第１〜第３項記載
の倍電圧整流回路。５前記第１及び第２の半導体スイツチの“オ
ン”、“オフ”時間比、あるいは“オン”、“オフ”
期間と休止期間比の制御を行うことにより直流出
力電圧を制御することを更に特徴とする特許請求
の範囲第１〜第３項記載の倍電圧整流回路。６前記整流回路の入力電圧がＶのときには前記
第１及び第２の半導体スイツチを“オン”、“オ
フ”させて倍電圧整流とし、前記入力電圧が2V
のときには前記第１及び第２の半導体スイツチの
“オン”、“オフ”動作を停止せしめてブリツジ整
流を行うようにしたことを更に特徴とする特許請
求の範囲第１項〜第３項記載の倍電圧整流回路。７前記交流電源及び前記ブリツジ整流回路の代
りに直流電源を置き換えたことを更に特徴とする
特許請求の範囲第１項〜第６項記載の倍電圧整流
回路。