JPH0340143A - パイプライン方式計算機におけるデバッグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はプログラムのデバッグ方式、さらに詳しく云え
ば、高度のパイプライン制御によってプログラムの高速
実行を行なう計算機に分けるデバッグ方式に関する。

（従来の技術） 従来のプログラムのデバッグ方式では、異常が発生した
個所でプログラムを中断してその時点でのプログラムの
状態１例えばメモリの内容を調べた９、プログラムを１
ステップ毎に実行させてプログラムの動きをトレースし
たｐ、さらにプログラム中に中断点ｔｌ−設けてその動
きをトレースすることによりデバッグを行なっていた。

（発明が解決しようとする課題） しかしながら、従来の技術では高度にパイプライン化さ
れたシステムにかいて１例えば異常が発生した個所が正
確に判らないとか、中断点を設定しても、その場所で正
確に止まらないという問題があった。

これに対処するために、デバッグ時にノくイブライン制
御を抑止して実行させることが可能なシステムも考えら
れるが、パイプライン制御を抑止するとプログラムの実
行時間が数倍から数十倍に増加するという問題が生ずる
。

會た。プログラムのある一部分が多数回実行された後に
異常が発生した場合にかいては１例えばその部分に中断
点を設定しｆｃ場合、中断点に達するたびに異常の有無
を調べる必要があり。

デバッグ効率が悪いという問題もあった。

本発明の目的は上述の各問題点を解決するもので、パイ
プライン方式の計算機の性能を最大限に維持しつつ、効
率的なプログラムのデバッグが行なえるパイプライン方
式計算機におけるデバッグ方式を提供することにある。

（課題を解決するための手段） 前記目的を達成するために本発明によるパイプライン方
式計算機におけるデバッグ方式はハードウェアタイマ設
定手段、中断点設定手段。

パイプライン制御抑止手段およびデバッグ情報入出力手
段とを有するデバッグ部と、ハードウェアタイマ、プロ
グラム格納部およびパイプライン制御抑止レジスタを持
つハードウェア機構部を有する計算機と５割込み処理手
段と金具備するデバッグ方式であって、前記ハードウェ
アタイマ設定手段はプログラム実行時に前記ハードウェ
アに時間値を設定するものであり、前記中断点設定手段
は前記プログラム格納部内のプログラム中に中断点を設
定するものであり、前記ハードウェアタイマはプログラ
ム実行時間が設定時間を経過したときに割込みを発生さ
せるものであり、前記割込み処理手段は前記ハードウェ
アタイマによって割込みが発生したとき。

卦よび中断点にプログラムが達したとき、前記デバッグ
部に制御を渡し、所定の処理実行後に再び元の制御に戻
すものであジ、前記デバッグ情報入出力手段は前記割込
み処理手段により制御を渡されたとき、プログラムデバ
ッグ情＠を入出力するものであり％前記パイプライン制
御抑止手段は前記パイプライン制御抑止レジスタにパイ
プライン制御を抑止するフラグを設定するものであり、
前記ハードウェア機構はフラグが設定されるとパイプラ
イン制御を抑止し、プログラム中の命令を１ステップご
とに実行するものであるように構成されている。

　５− （実　施例） 以下、図面を参照して本発明をさらに詳しく説明する。

第１図は本発明によるデバッグ方式の実施例を示す図で
ある。

デバッグ方式はデバッグ部１と計算機２より構成されて
いる。

デバッグ部ｌは、プログラムの実行時間を設定するハー
ドウェア設定タイマ手段１１．プログラム中に中断点を
設定する中断点設定手段１２゜パイプライン制御を抑止
するフラグをたてるパイプライン制御抑止手段１３釦よ
びデバッグ情報を入出力するデバッグ情報入出力手段１
４を含んでいる。

一方、計算機２は設定時間経過後に割込みを発生させる
ハードウェアタイマ２１．プログラム格納部２２．パイ
プライン制御を抑止するフラグを格納するパイプライン
制御抑止レジスタ２３およびパイプライン演算器を用い
てプログラムを高速に実行するパイプライン方式処理装
置２４を含んでいる。

割込み処理手段３は計算機２で検出された割込みを受け
、その割込みの種類によって所定の処理を実行するもの
である。

次に本発明によるデバッグ方式を説明する。

第２図は処理１．処理２を実行するプログラムで、例え
ば処理１の終了後に異常終了した場合を仮定する。

かかる場合、処理２の適当な場所にプログラムの中断点
を設定し、再度そのプログラムを実行することとなる。

中断点はデバッグ情報入出力手段１４によって、プログ
ラム実行時に事前に、または対話的に与えられる。この
中断点の情報は中断点設定手段１２に渡される。

これにより中断点設定手段１２はプログラム格納部２２
中に格納されているプログラムの指定された位置に中断
点を設定する。

中断点に達する壕ではプログラムは通常と同様に実行さ
れる。

　７− 中断点にさしかかると、計算機２は制御を割込み処理手
段３に渡す。

割込み処理手段３はデバッグ情報入出力手段１４に制御
を渡し、デバッグ指示を入力する。

デバッグ指示として「パイプライン制御を抑止せよ」と
いう指示が入力された場合には制御はパイプライン制御
抑止手段１３に渡され、パイプライン制御抑止レジスタ
２３にフラグが設定される。

プログラムの実行再開後はパイプライン制御は抑止され
た状態となる。

したがって、命令は１ステップごとに実行され異常発生
時にも正しいアドレスが報告される。

また、中断点１では高速に実行されるため、デバッグの
ための性能低下も少ない。

第３図は処理１と処理２を繰り返し実行するプログラム
の例である。

この例では途中に中断点を設定したとしても多数回の繰
り返しの後の状態を調べるためには手間がかかる。

かかる場合には、プログラム実行時間を設定することに
よって所望の状態に壕でプログラムの実行が進行するの
を待ち、その後、パイプライン制御を抑止してプログラ
ムの状態′ｔ−調べることとなる。

プログラムの実行時間のデータはデバッグ情報入出力手
段１４によってプログラム実行時に事前に、または対話
的に与えられ、ハードウェアタイマ設定手段１１に渡さ
れる。

ハードウェアタイマ設定手段１１は上記実行時間をハー
ドウェアタイマ２１に設定する。

この設定された時間が経過する筐ではプログラムは通常
と同じように実行される。

ハードウェアタイマ２１は設定時間が経過すると割込み
を発生させる。そして割込み処理手段３はこの割込みを
受けると、デバッグ情報入出力手段１４に制御を渡し、
デバッグ指示を与える。

このデバッグ指示によってパイプライン制御全抑止しｆ
？：、ｖ、中断点を設定したりできる。さら　９− に再び実行時間を設定したり、プログラムの状態を表示
したジすることもできる。

以上のようにプログラム中への中断点の設定やプログラ
ムの実行時間の設定さらにはパイプライン制御の抑止を
プログラムの実行途中で設定したり、解除したジできる
ので、パイプライン方式の計算機の性能を生かしながら
効率的なデバッグを行なうことができる。

（発明の効果） 以上、説明したように本発明によれば、パイプライン方
式計算機の性能を最大限生かしながら効率的にプログラ
ムのデバッグを行なえるという効果がある。

【図面の簡単な説明】

第１図は本発明によるパイプライン方式計算機における
デバッグ方式の実施例を示す全体構成図、第２図および
第３図はプログラムの一例を示す図である。 １・・・デバッグ部　　　２・・・計算機３・・・割込
み処理手段 １・・・ハードウェアタイマ設定手段 ２・・・中断点設定手段 ３・・・パイプライン制御抑止手段 ４・・・デバッグ情報入出力手段 １・・・ハードウェアタイマ ２・・・プログラム格納部 ３・・・パイプライン制御抑止レジスタ４・・・パイプ
ライン方式処理装置 ５・・・ハードウェア機構 峙許出願人 日本電気株式会社

Claims (1)

【特許請求の範囲】
1. ハードウェアタイマ設定手段、中断点設定手段、パイプ
   ライン制御抑止手段およびデバッグ情報入出力手段とを
   有するデバッグ部と、ハードウェアタイマ、プログラム
   格納部およびパイプライン制御抑止レジスタを持つハー
   ドウェア機構部を有する計算機と、割込み処理手段とを
   具備するデバッグ方式であつて、前記ハードウェアタイ
   マ設定手段はプログラム実行時に前記ハードウェアに時
   間値を設定するものであり、前記中断点設定手段は前記
   プログラム格納部内のプログラム中に中断点を設定する
   ものであり、前記ハードウェアタイマはプログラム実行
   時間が設定時間を経過したときに割込みを発生させるも
   のであり、前記割込み処理手段は前記ハードウェアタイ
   マによつて割込みが発生したとき、および中断点にプロ
   グラムが達したとき、前記デバッグ部に制御を渡し、所
   定の処理実行後に再び元の制御に戻すものであり、前記
   デバッグ情報入出力手段は前記割込み処理手段により制
   御を渡されたとき、プログラムデバッグ情報を入出力す
   るものであり、前記パイプライン制御抑止手段は前記パ
   イプライン制御抑止レジスタにパイプライン制御を抑止
   するフラグを設定するものであり、前記ハードウェア機
   構はフラグが設定されるとパイプライン制御を抑止し、
   プログラム中の命令を１ステップごとに実行するもので
   あるように構成されたことを特徴とするパイプライン方
   式計算機におけるデバッグ方式。