JPH0330344A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH0330344A
JPH0330344A JP1163686A JP16368689A JPH0330344A JP H0330344 A JPH0330344 A JP H0330344A JP 1163686 A JP1163686 A JP 1163686A JP 16368689 A JP16368689 A JP 16368689A JP H0330344 A JPH0330344 A JP H0330344A
Authority
JP
Japan
Prior art keywords
chip
frame
semiconductor device
lead
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1163686A
Other languages
English (en)
Other versions
JPH0650749B2 (ja
Inventor
Kazuhisa Ikenoue
池ノ上　和久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1163686A priority Critical patent/JPH0650749B2/ja
Priority to EP90110621A priority patent/EP0410116B1/en
Priority to DE69022146T priority patent/DE69022146T2/de
Priority to KR1019900009628A priority patent/KR930009014B1/ko
Publication of JPH0330344A publication Critical patent/JPH0330344A/ja
Priority to US07/905,208 priority patent/US5278101A/en
Publication of JPH0650749B2 publication Critical patent/JPH0650749B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、第１のフ１ノームであるベッド部にマウント
された半導体チップを有し、第２のフレームのリード部
分の一部が前記チップ上に位置する半導体装置及びその
製造方法に関する。
（従来の技術） この種のものは、チップ上ボンディングとして提案され
ている。第２図にその平面図を示す。
即ち、リードフレーム１の一部が半導体チップ２上に位
置し、半導体チップ２のポンディングパッド３とリード
フレーム１がボンディングワイヤー４により接続されて
いる。
このものは、最近大形化されつつあるチップ２を何する
装置本体５を、比較的小形の封止樹脂パッケージ内に収
納できるようにするために、上記のような構成とするの
である。
（発明が解決しようとする課題） 上記チップ上ボンディングを行う場合の問題点を以上に
記す。
ボンディング時の荷重がチップ２に加わり、チップ表面
のバッジベージ理ン漠にクラックが生じ、耐湿性の低下
をもたらし、クラックが内部まで入れば素子を破壊して
しまう。これらにより信頼性の低下、歩留りの低下をま
ねくことになる。これらの問題点を回避するためにチッ
プ表面にポリインド膜等をコーティングし衝撃を緩和す
る方法が考えられるが、十分な緩衝作用を期待するには
、上記ポリイミドを厚く塗布する必要があり、厚く塗布
した場合にはポリイミドの応力によりつ二バーが反り、
裏面ラップ、ブレード等で別の問題を生じ、得策ではな
い。またチップ２上のリードフレーム１部分の裏面にポ
リイミドテープを貼り付け、衝撃を緩和する方法も考え
られる。しかしリードフレーム間がポリイミドテープで
接続されている為、ピン間でリークする可能性があり、
信頼性を低下する。即ち樹脂封止半導体装置での水の浸
入経路は、モールド樹脂、リードフレームの界面である
。ポリイミド、モールド樹脂界面でも水の浸入経路とな
り、リークする可能性は高い。
本発明は、チップ上ボンディングに於て、ボンディング
時の衝撃を緩和するものでありながら、歩留り、信頼性
を向上することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、第１のフレームであるベッド部にマウトされ
た半導体チップを有し、第２のフレームのリード部分の
一部が前記チップ上に位置する半導体装置において、ボ
ンディングワイヤーが接続される各リード部分のチップ
対向面にそれぞれ衝撃緩衝体が接着され、前記リード部
分がボンディングワイヤーにより前記チップと接続され
た装置本体を有し、該本体が樹脂封止されたことを特徴
とする半導体装置である。
また本発明は、第１のフレームであるベッド部にマウン
トされた半導体チップを有し、第２のフレームのリード
部分の一部が前記チップ上に位置する半導体装置の製造
方法において、前記第２のフレームは一板状のフレーム
材料の一面側の一部に予め衝撃緩衝体を接着し、この部
分を含み前記フレーム材料をプレスにて打ち抜き、前記
チップに接する付近にのみ衝撃緩衝体が付いたフレーム
として形成するものであることを特徴とする半導体装置
の製造方法である。
即ち本発明は、フレーム材料に対し、あらかじめリード
フレームのボンディング部を含む所に、例えばポリイミ
ドテープを接着し、このようなフレーム材料をプレスに
て打ち抜き、リードフレームを作る。この方法によりボ
ンディング部の裏面（リードフレームのチップ対向面）
のみにポリイミドテープ等の緩衝体が接着されたリード
フレームを作ることができる。このフレームを使用して
組み立てを行うことで、ボンディング時の衝撃緩和が行
なえ、また緩衝体は独立してそれぞれビン（リード部分
）に設けられるため、ビン間リークの原因となる水等の
浸入経路がビン間に形成されず、ビン間リークを防げる
ものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例を得る工程図であるが、これは第２図のも
のと対応させた場合の例であるから、対応箇所には同一
符号を用いる。まず第１図（ａ）に示す如く一板状のリ
ードフレーム材料（４２アロイ、Ｃｕ等）１の裏面の一
部に、衝撃緩衝体としてのポリイミドテープ１１を接着
する。
次に従来より用いられているプレス加工により、ポリイ
ミドテープ付フレーム材料１を打ち抜き、第１図（ｂ）
のような形状のリードフレームを得る。
即ちこれは、リードフレームのボンディングする部分付
近にのみポリイミドテープ１１がついたリドフレームで
ある。次に第１図（Ｃ）の如く、ヘッド部にチップ２が
マウントされた別のフレーム１２とリードフレーム１と
を、スポット溶接により接着する。第１図（Ｃ）では、
ポリイミドテープ１１がリードフレーム１のリード部の
下側に配置された平面図、つまりポリイミドテープ１１
がリードフレーム１のリード部とチップ２との間に配置
された図が示されている。そしてリードフレーム１のリ
ード部の先端部上とチップ２のバッド３とをボンディン
グワイヤー４で接続する。第１図（ｄ）は、このように
して形成された第１図（ｅ）の装置本体５の部分の断面
図である。その後この装置本体５を樹脂封止するもので
ある。
上記実施例によれば、リードフレーム１に付いた緩衝用
テープ１１により、チップ上ボンディング時の衝撃によ
るチップ２の破壊を防ぐことができる。しかも緩衝体１
１がフレーム１側に付いている為、半導体チップ２側の
対策を必要としない。
またフレームの内ボンディングする各部分のそれぞれの
裏面のみに独立して緩衝体１１が付いているので、前述
のポリイミドテープをフレーム下に後から貼る方法で生
じるピン間リークの問題が全く生じない。これは、フレ
ーム裏面にあらかじめポリイミドテープを貼ってからプ
レスする為、セルファラインで所定の場所のみフレーム
裏面にポリイミドが付いたフレームが作成できるためで
ある。
なお本発明は上記実施例に限られず種々の応用が可能で
ある。例えば本実施例に於て衝撃緩衝材としてポリイミ
ドテープを使用したが、特にこれに限定することなく絶
縁性の樹脂等の緩衝体ならよく、たとえばエポキシ樹脂
等でもよい。またフレームへの接着方法についても印刷
法によりポリイミド等を付けてもよい。またフレーム材
のプレス法は、パリが出ないように裏面即ちポリイミド
テープ等の緩衝体側から打ち抜くのがよい。
［発明の効果］ 以上説明した如く本発明によれば、チップ上ボンディン
グにおいて、ボンディング部の衝撃を緩和し、かつ歩留
り、信頼性の向上筒が図れるものである。
【図面の簡単な説明】
第１図は本発明の一実施例を得る工程図、第２図は従来
装置の平面図である。 １・・・リードフレーム（フレーム材料）、２・・・半
導体チップ、３・・・ポンディングパッド、４・・・ボ
ンディングワイヤ、５・・・装置本体、１１・・・ポリ
イミドテープ（衝撃緩衝体）、１２・・・ベッド部付フ
レーム。 ユ

Claims (6)

    【特許請求の範囲】
  1. （１）第１のフレームであるベッド部にマウントされた
    半導体チップを有し、第２のフレームのリード部分の一
    部が前記チップ上に位置する半導体装置において、ボン
    ディングワイヤーが接続される各リード部分のチップ対
    向面にそれぞれ衝撃緩衝体が接着され、前記リード部分
    がボンディングワイヤーにより前記チップと接続された
    装置本体を有し、該本体が樹脂封止されたことを特徴と
    する半導体装置。
  2. （２）前記緩衝体が樹脂であることを特徴とする請求項
    １に記載の半導体装置。
  3. （３）第１のフレームであるベッド部にマウントされた
    半導体チップを有し、第２のフレームのリード部分の一
    部が前記、チップ上に位置する半導体装置の製造方法に
    おいて、前記第２のフレームは一板状のフレーム材料の
    一面側の一部に予め衝撃緩衝体を接着し、この部分を含
    み前記フレーム材料をプレスにて打ち抜き、前記チップ
    に接する付近にのみ衝撃緩衝体が付いたフレームとして
    形成するものであることを特徴とする半導体装置の製造
    方法。
  4. （４）前記緩衝体は樹脂であり、その接着は、樹脂を接
    着剤によりフレーム材料に接着するものであることを特
    徴とする請求項３に記載の半導体装置の製造方法。
  5. （５）前記緩衝体は樹脂であり、該樹脂をフレーム材料
    に印刷するものであることを特徴とする請求項３に記載
    の半導体装置の製造方法。
  6. （６）前記プレス打ち抜きは、フレーム材料の衝撃緩衝
    体接着面側から非接着面側へ行なうものであることを特
    徴とする請求項３に記載の半導体装置の製造方法。
JP1163686A 1989-06-28 1989-06-28 半導体装置及びその製造方法 Expired - Fee Related JPH0650749B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1163686A JPH0650749B2 (ja) 1989-06-28 1989-06-28 半導体装置及びその製造方法
EP90110621A EP0410116B1 (en) 1989-06-28 1990-06-05 Method of manufacturing a wire-bonded semiconductor device
DE69022146T DE69022146T2 (de) 1989-06-28 1990-06-05 Verfahren zur Herstellung einer Halbleiteranordnung durch "Wire-bonding".
KR1019900009628A KR930009014B1 (ko) 1989-06-28 1990-06-28 반도체장치 및 그 제조방법
US07/905,208 US5278101A (en) 1989-06-28 1992-06-26 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1163686A JPH0650749B2 (ja) 1989-06-28 1989-06-28 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0330344A true JPH0330344A (ja) 1991-02-08
JPH0650749B2 JPH0650749B2 (ja) 1994-06-29

Family

ID=15778670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1163686A Expired - Fee Related JPH0650749B2 (ja) 1989-06-28 1989-06-28 半導体装置及びその製造方法

Country Status (4)

Country Link
EP (1) EP0410116B1 (ja)
JP (1) JPH0650749B2 (ja)
KR (1) KR930009014B1 (ja)
DE (1) DE69022146T2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0693469B2 (ja) * 1989-11-28 1994-11-16 株式会社東芝 樹脂封止型半導体装置
US9859680B2 (en) 2013-12-17 2018-01-02 Lasermax, Inc. Shock resistant laser module

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5966157A (ja) * 1982-10-08 1984-04-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2522524B2 (ja) * 1988-08-06 1996-08-07 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
DE69022146D1 (de) 1995-10-12
KR910001958A (ko) 1991-01-31
DE69022146T2 (de) 1996-03-21
JPH0650749B2 (ja) 1994-06-29
KR930009014B1 (ko) 1993-09-18
EP0410116A3 (en) 1992-05-06
EP0410116B1 (en) 1995-09-06
EP0410116A2 (en) 1991-01-30

Similar Documents

Publication Publication Date Title
US5708294A (en) Lead frame having oblique slits on a die pad
JPH098186A (ja) 半導体集積回路装置およびその製造方法
JPH0330344A (ja) 半導体装置及びその製造方法
JP2908350B2 (ja) 半導体装置
JP2006196799A (ja) 電子部品及びその製造方法
KR100268756B1 (ko) 리드프레임의 분리형 다이패드구조
US7582974B2 (en) Semiconductor device and method of manufacturing same
JPS63293963A (ja) 樹脂封止型半導体装置
JP3229816B2 (ja) 樹脂封止型半導体装置の製造方法
JP4570797B2 (ja) 半導体装置の製造方法
JP2515036B2 (ja) 樹脂封止型半導体装置
JP2000277559A (ja) 半導体パッケージ及びその製造方法
JPH09326463A (ja) 樹脂封止型半導体装置
JP3185455B2 (ja) 樹脂封止型半導体装置
JPH05211250A (ja) 樹脂封止型半導体装置
JP2705983B2 (ja) 半導体装置の製造方法
JPH0366152A (ja) 半導体集積回路モジュール
JPH0697208A (ja) 半導体チップの実装構造
JPS60113932A (ja) 樹脂封止半導体装置の組立方法
KR940000746B1 (ko) 반도체장치의 칩 본딩방법
JPH06244335A (ja) 樹脂封止型半導体装置
JPH04165661A (ja) 樹脂封止型半導体装置
JPH0366150A (ja) 半導体集積回路装置
JPH01238028A (ja) 基板へのｗｓｉウエハまたはｉｃチップ取付構造
JPS6060743A (ja) リ−ドフレ−ム

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees