JPH03296240A - 半導体実装基板 - Google Patents

半導体実装基板

Info

Publication number
JPH03296240A
JPH03296240A JP2098527A JP9852790A JPH03296240A JP H03296240 A JPH03296240 A JP H03296240A JP 2098527 A JP2098527 A JP 2098527A JP 9852790 A JP9852790 A JP 9852790A JP H03296240 A JPH03296240 A JP H03296240A
Authority
JP
Japan
Prior art keywords
bump
metal
gold
electrode
bumps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2098527A
Other languages
English (en)
Inventor
Masao Segawa
雅雄 瀬川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2098527A priority Critical patent/JPH03296240A/ja
Publication of JPH03296240A publication Critical patent/JPH03296240A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は¥導体実装基板に関し、特に、インナーリード
ボンディングを採用したものに好適の崖導体実装基板に
関づる。
(従来の技術) 従来、電子機器の小形化及び薄型化に伴って、半導体素
子の高密度実装化が要求されている。そこで、半導体素
子を実装する場合には、フィルム状の基板を用いて熱圧
着により半導体素子をボンディングするインナーリード
ボンディング(以下、ILBという)法を採用している
第4図、はこのJ:うなILB法によって構成される従
来の半導体装基板を示す模式的な平面図であり、第5図
(a)乃至(「)は第4図の製造方法を工程順に示1模
式的な側面図である。
先ず、第5図(a)に示づように、フィルム状で接着剤
1何きのポリイミド等の絶縁基板2を用意する。この絶
縁基板2の中央に、第5図(b)に示すように、ICデ
ツプ等の半導体索子6を取り付けるためのデバイスホー
ル3を金型プレスによって形成する。
次に、第5図(C)に示すように、接着剤1上の全面に
おいて、デバイスホール3を覆うにうに厚さが約35μ
mの銅箔4を設けて貼り合わける。
次に、銅箔4にエツチング法によって幅が数十μmの細
線パターン5を形成する。この場合、第5図(d)に示
すように、■1線パターン5をデバイスホール3上に延
設した状態に形成する。次いで、第5図(e)に示t 
にうに、エツヂレグ法によって、2V導体索子6の電極
7に接続Jるための銅バンブ8を細線パターン5のデバ
イスポール3上の端部に形成づる。
次に、第5図([)に示すように、半導体素子6の各電
極7と各細線パターン5の銅バンプ8とを当接させ、熱
圧着ツール9により全ての電極7及び銅バンプ8同士を
同時に熱圧性Jる。
こうして、第4図に示す従来の半導体装基板を構成する
。第4図に示すJ:うに、銅細線バタン5は絶縁基板2
に支持され、中央のデバイスポル3内で1′導体素子6
の電極7に接続されている。なお、細線パターン5は通
常絶縁基板2の外側まで延設されており(第5図では図
示省略)、図示しないプリント配線板上に実装覆る場合
には、外側に延設された部分をプレス金型によってノJ
ツティングした後、この細線パターン5をプリント配線
板上の導体に同時に接続Jるアウターリードボンディン
グ(OIB)を行う。
細線パターン5端部のバンプどしで電気メツキ法による
金バンプを採用することもある。第6図は電気メツキ法
による金ハンプの形成方法を示しており、第6図(a 
)乃′!f、(q)は製造方θ、を工程順に説明するた
めの模式的な側面図である。
先ず、第6図(a)に示すJ:うに、ガラス基板10を
用意覆る。次いで、このガラス基板10十の全面に、第
6図(b)に示すように酸化インジウム等の導電層11
を形成する。次に、第6図(C)に示71J、うに、導
電層11上のバンプ形成部12以外の部分にレジメi〜
膜13を形成する。次いで、金バンブ14を形成Jるた
めに電気メツ−1−層を導電層11上に形成する。レジ
スト膜13を形成しているので、第6図(d)に示号よ
うに、バンプ形成部12のみに金バンブ14が形成され
る。
−・方、第6図(e)に示Jにうに、第5図の(a)乃
至(d)に示す工程によって銅箔による細線パターン5
を形成した絶縁基板2を用Fi(’Jる。
次に、細線パターン5のデバイスボール3側の端部を金
バンブ14に当接させ、熱転写ツール75によって、細
線パターン5と金バンブ14とを圧着し、導電層11上
の金バンブー4を細線パターン5上に転写づる(第6図
(r))。最後に、第6図(q)に示すように、第5図
と同様に、熱圧着ツール9を使用して¥導体索子6の電
極7と金バンブー4とを熱圧着してIIB法の実施を完
了する。
このように、ILB法を使用してフィルム状の基板上に
リードを右していないチップ部品を実装しており、高密
度化が可能である。また、プリント配線板実装前の電気
検査も可能である。
ところで、熱圧着ツール9による接続を確実にするため
に、細線パターン5端部に形成するバンプの硬匪、バン
プ高さ及びバンプ径等を十分に管理する必要がある。前
述したように、これらの銅バンブ8又は金バンブー4は
、液管理が比較的困難なエツヂレグ法又は金属メツキ法
によって形成している。このため、良好なバンプの膜質
及び寸法精度を得るために、これらの液の煩雑な管理が
必要であり、また、製造コストが高いという問題点があ
った。
また、エツチング液及びメツキ液を用いない安価で簡便
な方法として、ガラス基板等に銀ペースト等の有機導電
ペース1へをスクリーン法にJ:つて印刷してバンプを
形成する方法も考案されている。
しかしなが・ら、この方法で形成しIこバンプはメタル
純度が低く、また、有機樹脂を硬化さぼることにより接
着を行っており、熱圧着接合に比して接続の信頼性が低
いという問題点があった。
(発明が解決しようと覆る課題) このように、上)ボした従来の半導体装基板においては
、高い信頼性のバンプを形成づ“るために、エツチング
液又はメツキ液の煩雑な液管理を必要とするど共に、製
造」ス1〜が高いという問題点があった。
本発明はかかる問題点に鑑みてなされものであって、煩
雑な液管理を必要と覆るエツヂレグ法又はメツキ法を採
用することなく、製造コストを低減づると共に、高い信
頼性のバンプを1qることができる半導体装基板を提供
することを目的とする。
[発明の構成] (課題を解決するための手段) 本発明に係る半導体装基板は、半導体素子の電極に接続
Jるためのボンディング用の銅箔と、この銅箔の前記電
極との接続部に金属ペーストをスクリーン印刷しl、:
後に窒素雰囲気中で焼成覆ることにより形成するメタル
バンプとを具備したものである。
(作用) 本発明においては、スクリーン印刷法によって金属ペー
ス1−を銅箔上に印刷してd3す、従来と異なり、煩雑
な液管理を必要どすることなくバンブの良好な膜′t!
(及び用法精度を得ている。焼成は、例えば、600乃
至900°Cの範囲の銅の融点以下の温度の窒素雰囲気
中で行われ、ボンディング用銅箔の十分な強度を得ると
共に、十分なメタルバンプどの接合角を得ている。
(実施例) 以下、図面に基づいて本発明の実施例を詳細に説明づる
。第1図は本発明に係る半導体装基板の−・実施例を承
り平面図である。
形成されている。このセラミック基板21ににつて銅箔
による細線パターン24を支持している。細線パターン
24の一端はセラミック基板21の外側に延設し、デバ
イスホール22上の他端には金バンプ25が形成してい
る。今バンブ25はスクリーン印刷により印刷された厚
膜ペース1〜が窒素雰囲気中で焼成されることにより形
成されている。金バンブ25は半導体素子6の電極7に
熱圧着している。
次に、第2図を参照して第1図の半導体装某板の製造方
法を説明する。第2図(a)乃至(f)は製造方法を工
程順に示づ断面側面図である。
先ず、第2図(a)に示づように、厚さが約0゜2乃至
0.3mmの96%アルミナのセラミック基板21を用
意する。セラミック基板21 、にには接着剤20を形
成している3、このセラミック基板21の中央にレーザ
加工法等によってデバイスホール22を形成する。
次に、第2図(b)に示す−ように、DBC法ににっで
銅箔23を接着剤20上に接着さぼる。DBC法では、
表面に酸化膜層を形成した銅箔を接着剤20によってセ
ラミック基板21上に接着し、高温焼成りることにより
セラミック基板21−Lに固着している。次に、第2図
(C)に示づ−ように、エツチング法によって、銅細線
パターン24を形成Jる。
次に、第2図(d)に承りように、セラミック基板21
の形状に合わせて凹凸を右して細線パターン24を支持
するための印刷治具26−hにしラミック基板21を載
置した状態C゛、細線パターン24のfバイスホール2
2「の先端部に、スクリーン印刷によって金バンブ25
を形成cjる。すなわも、厚さが約0.2μmのメタル
スクリーンを使用し、金属ペーストを用いたスクリーン
印刷法によって、径が60乃至90μmで厚さが40乃
至60μmの金バンブ25を印刷り−る。印刷治具26
を使用して細線パターン24を支持していることから、
数1=μm幅の銅細線パターン24にスクリーン印刷す
る場合でも、細線パターン24の曲り及び変形が発生す
ることを防止り−ることができる。次いで、150℃の
温度で10分間乾燥さぼることにより金属ペース1〜内
の溶剤を蒸発ざVる。次に、金バンブ25が印刷された
セラミック基板21を窒素雰囲気中で約1時間焼成する
。この場合のピーク温度は850℃に設定し0、ピーク
温度を10分間郭持させる。この焼成ににっで銅の細線
パターン24を酸化さぜることなく、金メタルバンプ化
が行われる。また、焼成工程にa3いて、金属ペース1
〜内に含まれる右(幾バインダは燃焼して魚介覆る。な
お、焼成後の金バンブ25の厚さは乾燥詩の約半分の2
0乃至3Q l1mである。
次に、第2図(e)に示すように、半導体素子6の電極
7と金バンプ25どを当接させて、加圧ツル27によっ
て電極7と金バンブ25どを熱圧着してI l f3接
合りる。
更に、パッケージ化する場合には、第2図(f)に示す
ように、半導体素子6の電極7形成面上に封止樹脂28
を形成する。次いで、細線パターン24を使用して判′
導体素子6の電気検査を行った後に、OLBを行う場合
にはデバイスホール22内の細線パターン24を金41
ノにてカッティング覆る。
0 このように構成された実施例においては、金バンブ25
は電気メツキ法を採用することなくスクリーン印刷によ
って形成されている。スクリーン印刷法は電気メツキ法
又はエツチング法等と買なり、煩雑な液管理を必要とづ
ることなく、良好な膜質及びq法粘度を得ることができ
る。また、焼成は600乃至900℃の範囲の銅の融点
以下の湿態で行われる。このため、銅膜質の軟化は進行
ザるが、ill線パターン24の強度及び金バンプ25
どの接合性は十分に強い。更に、無電界錫、ニッケル又
は金等によるメツキ補強が可能である。
また、バンブどしては、全以外にも、銅、錫、パラジウ
ム及び白金等の汎用厚膜ペース1〜を使用することがで
き、低コスト化が可能である。
第3図は本発明の他の実施例を示づ゛断面側面図である
本実施例はT A B (tape automate
t bonding)用のテープどして、ゼラミックl
iを用いることなく、銅箔層30のみのものを使用した
例である。
銅箔層30は図示しない半導体素子との接続用のデ1 バイスボール31を右しており、デバイスホール31の
近傍にはメツキバンプ32を形成している。このメツキ
バンブ32は、第1図の実施例と同様に、金属ペースト
によるスクリーン印刷及び窒素雰囲気中の焼成ににって
形成している。
このように構成された実施例においては、メツキバンプ
32を図示しない半導体素子の電極に熱圧杓する。この
場合には、半導体素子の電気検査は不可能であるが、焼
成工程において、メツキバンプ32を印刷した銅箔層3
0をロール状にして焼成炉に供給Jることができ、優れ
たhXX産金得ることができる。
[発明の効果] 以上説明したように本発明によれば、煩雑な液管理が不
要であるスクリーン印刷ににってバンブを形成しており
、高い信頼性のバンブを得ると共に製造コス1へを低減
づることができるという効果を右J−る。
【図面の簡単な説明】
第1図は本発明に係る半導体装基板の一実2 施例を示す平面図、第2図は第1図の製造方法を説明η
るための断面側面図、第3図は本発明の他の実施例を示
す断面側面図、第4図は従来の半導体装基板を示づ平面
図、第5図は従来例の製造方法を説明するための側面図
、第6図は金バンブの形成方法を説明づるための側面図
である。 6・・・半導体素子、21・・・セラミック基板、22
・・・デバイスボール、24・・・細線パターン、25
・・・金バンブ。 第1図 第3図  3 第2図 第4図 第5図

Claims (1)

  1. 【特許請求の範囲】  半導体素子の電極に接続するためのボンディング用の
    銅箔と、 この銅箔の前記電極との接続部に金属ペーストをスクリ
    ーン印刷した後に窒素雰囲気中で焼成することにより形
    成するメタルバンプとを具備したことを特徴とする半導
    体実装基板。
JP2098527A 1990-04-13 1990-04-13 半導体実装基板 Pending JPH03296240A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2098527A JPH03296240A (ja) 1990-04-13 1990-04-13 半導体実装基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2098527A JPH03296240A (ja) 1990-04-13 1990-04-13 半導体実装基板

Publications (1)

Publication Number Publication Date
JPH03296240A true JPH03296240A (ja) 1991-12-26

Family

ID=14222146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2098527A Pending JPH03296240A (ja) 1990-04-13 1990-04-13 半導体実装基板

Country Status (1)

Country Link
JP (1) JPH03296240A (ja)

Similar Documents

Publication Publication Date Title
JP2590450B2 (ja) バンプ電極の形成方法
EP0827191A2 (en) Semiconductor device mounting structure
JPH0332914B2 (ja)
US5119272A (en) Circuit board and method of producing circuit board
CN109075133A (zh) 电子部件搭载用基板、电子装置以及电子模块
CN104282609B (zh) 用于装配电路载体的方法
US20230113930A1 (en) Temperature-sensor assembly and method for producing a temperature sensor assembly
JPH03296240A (ja) 半導体実装基板
JP2552582Y2 (ja) ハイブリッドic用集合基板
JP3895020B2 (ja) 導電性バンプの形成方法
JP4671511B2 (ja) 配線基板の製造方法
JPH03129745A (ja) 半導体装置の実装方法
JP3627450B2 (ja) 電子部品の実装方法
JPS63122135A (ja) 半導体チツプの電気的接続方法
JP3950950B2 (ja) セラミック配線基板の製造方法
JPH11126797A (ja) 配線基板の接続構造
JP2751911B2 (ja) 混成集積回路のワイヤボンディング用パッド及び該パッドの形成方法
JPH02181444A (ja) Icの装着方法
JPH04363041A (ja) フィルムキャリア型半導体装置
JPS6235552A (ja) 半導体搭載装置の製造方法
JPH02121360A (ja) 電子部品搭載用基板
JPH03126236A (ja) 半導体装置の製造方法
JP2018166161A (ja) 配線基体および撮像装置
JPH03131045A (ja) 半導体装置の製造方法
JPH04247679A (ja) 電気回路の接続部およびその製造方法