JPH03292074A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＨＤＴＶのメモリ制御装置に関し、 低速動作のフレームメモリを使用できるメモリ制御装置
の実現を目的とし、 ＭＵＳＥの伝送サンプリング周波数と同し周波数のクロ
ックで動作するメモリの出力に前記クロックの１周期分
に相当する遅延時間を有する遅延手段を接続するととも
に、前記メモリの出力または該遅延手段の出力を択一的
に選択する選択手段を備える単位回路を２回路シリーズ
に接続し、一つの画素が前記クロックの１周期の前半周
期ないしは後半周期の何れに位置するかを示す所定の悄
報に従って各単位回路の選択手段の選択動作を制御する
ように構成したことを特徴とし、または、前記メモリを
二つ備え、一方のメモリを前記クロックの１周期の前半
周期に割り当てるとともに、他方のメモリを後半周期に
割り当て、前記制御手段の出力で各メモリの入・出力の
組み合わせを制御するように構成したことを特徴とする
。

〔産業上の利用分野〕

本発明は、メモリ制御装置、詳しくは、ＨＤＴＶに用い
られるメモリ制御装置に関する。

次世代テレビとして注目されているＨＤＴＶ（高精細度
テレビジョン）には、放送衛星の利用を前提とした帯域
圧縮技術、いわゆるＭＵＳＥ（多重サブ・サンプリング
・エンコード方式１−ｕｌｔｉｐｌｅ　Ｓｕｂ　Ｎｙｑ
ｕｉａｔ　Ｓａｗ＋ｐｌｉｎｇ　Ｅｎｃｏｄｉｎｇ）が
用いられる。ＭＵＳＥは、ＨＤＴＶの帯域幅２２ＭＨ２
を約８ＭＨｚに圧縮する。これは、放送衛星の帯域幅が
２７ＭＨｚであり、伝送にＦＭ波を用いると２７ＭＨｚ
の約１７３の８ＭＨｚが伝送信号の帯域幅となるからで
ある。

ＭＵＳＥ方式では、第７図に示すように、１つの画面を
４つのフィールドに分け、第１フイールドで○印の画素
だけを送り、第２フイールドで・印の画素だけ、第３フ
イールドで口印の画素だけ、第４フイールドで■印の画
素だけを送る。すなわち、フィールドごとに１７４に画
素を間引いている。

第８図はＭＵＳＥエンコーダ／デコーダの概念図である
。エンコーダは、ハイビジョン信号に対して静止画圧縮
処理と動画圧縮処理を実行した後、画素単位の動き量に
より両処理結果を混合する。

一方のデコーダにおける処理は、おおむねエンコーダの
逆である。すなわち、静止画再生処理と動画再生処理の
両処理結果を動き検出結果（動き量）に従って混合する
ことになる。

静止画再生処理では、はじめにフレーム間内挿を行なう
。これは、フレーム・オフセント・サブサンプリングの
内挿であり、サブサンプリングによって欠落した画素を
１フレーム前の信号で補う。

具体的には、現フレームの信号と１フレーム前の信号と
を重ね合わせる処理を行う。

ところで、静止系と動き系では伝送できる帯域幅（静止
系で２４Ｍ　Ｈｚ　、動き系で１６ＭＨｚ）が異なり、
動き部分の解像度が静止部分の解像度よりも低下するが
、人の視覚特性は動き物体に対してレスポンスが低下す
ること、テレビカメラの蓄積効果によって動き部分の解
像度が低下することなどにより、動き部分の解像度低下
はあまり気にならない。しかし、カメラがパンやチルト
した場合、限は被写体に追随するので解像度の低下が目
立つことがある。このような場合には、なるべく解像度
のよい静止系信号処理を使用したい要求がある。

そこで、エンコーダ側で画像の移動する方向と移動量を
検出（動きベクトル検出）し、この情報をコントロール
信号としてデコーダに伝送し、デコーダで１フレーム前
の信号を動きベクトルの値だけ位置をずらして（動きベ
クトル補正）フレーム間内挿を行うようにしている。こ
うすると、画一面全体を静止画として処理でき、パン画
像やチルト画像の解像度を向上できる。

第９．１０図に動きベクトル補正の一例を示す。

この例では、第９図（ａ）の画面が同図（ｂ）に示す画
面のようにパンした場合を想定する。動きベクトル補正
を行わないと、第１０図（ａ）のように、静止画再生処
理におけるフレーム内挿によって現フレーム（ｎ）の信
号と１フレーム前（ｎ−１）の信号とがずれて重畳され
るので画像にブレが発生する。これに対し、動きベクト
ル補正を行った場合には、１フレーム前（ｎ−１）の信
号の位置が動きベクトルの値だけずらされるので、同図
（ｂ）のように、フレーム内挿を実行しても画像がブレ
ることはない。

〔従来の技術〕

第１１図は従来のＭＵＳＥデコーダの要部を示す図であ
り、静止画再生処理における動きベクトル補正部を概念
的に表している。

この図において、フレームメモリ１０．１１の入力端に
は、クロック周波数１６ＭＨ２（正確には１６．２ＭＨ
ｚ）でサンプリングされたＭＵＳＥ信号、すなわち現フ
レーム（ｆｌ）と１フレーム前のフレーム（ｎ−１）と
がスイッチ１２の切換えに伴って交互に入力する。入力
端のデータ列は図中ＤＩで表している。データ列ＤＩは
、フレームメモリ１０．１１を通過することにより、そ
の出力端でｎフレームが１フレーム遅れてｎ−１フレー
ムに、ｎ−１フレームが１フレーム遅れてｎ−２フレー
ムになる。出力端のデータ列は図中Ｄｏで表している。

動きベクトル補正を実行すると、データ列Ｄｏのｎ−１
フレームの画素位置とｎ−２フレームの画素位置が一致
し、静止画として処理される。

の結果、この種の高速動作メモリは極めて高価であり装
置コストの上昇を招くこと、クロック周波数の上昇に伴
ってメモリの周辺回路が複雑化すること、実装に際して
細心の注意を要し製造コストが上昇すること、等の諸問
題点があった。

また、フレームメモリ１０．１１の入力端でフレーム内
挿を行うので、純粋なｌフレーム前、２フレーム前の信
号を得るには別途回路を必要とし、この点でも回路の複
雑化を招く問題点がある。

本発明は、このような問題点に鑑みてなされたもので、
低速動作のフレームメモリを使用できるメモリ制御装置
の実現を目的としている。

〔発明が解決しようとする課題〕

しかしながら、かかる従来の動きベクトル補正部にあっ
ては、動きベクトルが３２ＭＨｚレートの動き量となっ
ているためフレームメモリにおいて３２ＭＨｚレートの
動きベクトル補正が必要となる。

このため、フレームメモリ１０．１１は、３２ＭＨｚ（
正確には３２．４Ｍ　Ｈｚ　）もの高速動作となり、そ
〔課題を解決するための手段〕 請求項１の発明は、上記目的を達成するためその原理構
成図を第１図に示すように、ＭＵＳＥの伝送サンプリン
グ周波数で動作するメモリの出力に前記クロックの１周
期分に相当する遅延時間を有する遅延手段を接続すると
ともに、前記メモリの出力または該遅延手段の出力を択
一的に選択する選択手段を備える単位回路を２回路シリ
ーズに接続し、一つの画素が前記クロックの１周期の前
半周期ないしは後半周期の何れに位置するかを示す所定
の情報に従って各単位回路の選択手段の選択動作を制御
するように構成したことを特徴とし、また、請求項２の
発明は、その原理構成図を第２図に示すように、前記メ
モリを二つ備え、一方のメモリを前記クロックの１周期
の前半周期に割り当てるとともに、他方のメモリを後半
周期に割り当て、前記制御手段の出力で各メモリの入・
出力°の組み合わせを制御するように構成したことを特
徴とする。

〔作用〕

請求項１の発明では、初段の単位回路のメモリから１フ
レーム前の信号が、また、次段の単位回路のメモリから
２フレーム前の信号が取り出されるとともに、これらの
信号の各画素に対して、ＭＵＳＨの伝送サンプリング周
波数の１周期分に相当する遅延時間が選択的に与えられ
る。遅延時間の付与／非付与は、一つの画素のクロンク
内位置に従って決定される。

ここで、動きベクトル量は、ＭＵＳＥの伝送サンプリン
グ周波数の２倍のクロックレー）　（３２ＭＨｚ）で規
定されている。例えば１６ＭＨ！レートで動作するメモ
リを使用する場合には、このベクトル量を１６ＭＨｚレ
ートに置き換えなければならない。しかし、単純に置き
換えるだけでは、次のような不都合を生ずる。

第３図において、画素ａ、ｂが図中Ｘ方向に＋１だけ動
く場合（Ｉ）を考えると、画素ａが同一の１６ＭＨｚ期
間内に留まる一方で、画素すが右隣の１６ＭＨｚ期間に
移動することから、画素すが１クロック進んでしまう。

あるいは、移動方向が逆の場合（ＩＩ）には、画素ａが
左隣の１６ＭＨｚ期間に移動する一方で、画素すが同一
の１６ＭＨｚ期間内に留まることから、画素ａが１クロ
ンク遅れてしまう。これらの結果、画素ａ、ｂの間に１
６ＭＨｚの１クロック分の誤差が生じる不都合がある。

かかる不都合は、サンプリング周波数の１周期分に相当
する遅延時間（上記の１クロンクに相当する時間）を、
画素ａないしは画素すに与えることで解消する。すなわ
ち、Ｉの場合には画素すに遅延を与え、■の場合には画
素ａに遅延を与えればよい。

請求項２の発明では、二つのメモリの入・出力の組み合
わせが一つの画素のクロック内位置に従って決定され、
例えば一方のくあるいは他方の〉メモリに現フレームの
信号が書き込まれると当該メモリからは１フレーム前の
信号が取り出され、また、この１フレーム前の信号が他
方の（あるいは一方の）メモリに書き込まれると当該メ
モリからは２フレーム前の信号が取り出される。

二つのメモリは、各々サンプリング周波数の１周期の前
／後半周期に割り当てられており、例えば前記Ｉ、■の
場合にあっては、画素ａが前半周期メモリに、そして、
画素すが後半周期メモリに書き込まれる。これにより、
クロック誤差の発生が回避される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第４．５図は請求項１の発明に係るメモリ制御装置の一
実施例を示す図である。

本実施例では、第４図に示すように、前段フレームメモ
リ２０と前段デイレイ調整部２１で前段の単位回路２２
を構成するとともに、後段フレームメモリ２３と後段デ
イレイ調整部２４で後段の単位回路２５を構成している
。各単位回路のフレームメモリ２０．２３は、サンプリ
ング周波数と同一の周波数１６ＭＨ２（正確には１６．
２Ｍ　Ｈｚ　）で動作するメモリで、その書き込み動作
や読み出し動作はメモリコントローラ２６によって制御
される。デイレイ調整部２１．２４は、各フレームメモ
リ２０．２３の出力に前記クロック周波数の１周期分に
相当する遅延時間ＴＤ　（ＴＯ−１／１６．２Ｍ　Ｈｚ
　）を与えることができるもので、遅延時間の付与／非
付与はセレクタ制御部２７（制御手段）によって制御さ
れる。セレクタ制御部２７は、一つの画素が前記クロッ
ク周波数の１周期の前半周期ないしは後半周期の何れに
位置するかを示す所定の情報、例えば、動きベクトルデ
ータの最下位ビット（Ｌ　Ｓ　Ｂ）やサブサンプルデー
タに従って遅延時間の付与／非付与を決定する。

第５図は第４図のプロ・ツク図である。なお、第５図と
同一の構成部には同一の符号を付しである。

この図において、前段デイレイ調整部２１および後段デ
イレイ調整部２４は、それぞれレジスタＤＱ　（遅延手
段）とセレクタ回路ＳＬ　（選択手段）を備え、二つの
セレクタ回路ＳＬは、切換え制御信号Ｓ１　（Ｓ２）が
Ｌ論理のときに前／後段フレームメモリ２０．２３の出
力を選択する一方、Ｈ論理のときにレジスタＯＱの出力
を選択する。

すなわち、前段デイレイ調整部２１は、Ｓｌの論理に従
って前段フレームメモリ２０からの１フレーム前の信号
をそのまま出力したり、あるいは１クロンク分の遅延を
与え出力したりすることができ、同様に、後段デイレイ
調整部２４は、Ｓ２の論理に従って後段フレームメモリ
２３からの２フレーム前の信号をそのまま出力したり、
あるいは１クロンク分の遅延を与え出力したりすること
ができる。

第１アンドゲート２８、インバータゲート２９および第
２アンドゲート３０から成るセレクタ制御部２７は、サ
ブサンプル信号（ＹＦＳＳ　）および水平動きベクトル
信号のＬ　Ｓ　Ｂ　（）ｌ？ＩＶＯ）の計２ビット信号
の組み合わせに従って、切換え制御信号Ｓ１、Ｓ２の論
理を決定する。次表１にセレクタ制御部２７の真理値表
を示す。

表１ このような構成において、ＹＦＳＳ％ＨＭＶＯの組み合
わせが■または■の場合には、Ｓｌ、Ｓ２が共にＬ論理
となり、前段デイレイ調整部２１および後段デイレイ調
整部２４のセレクタＳＬが共に直接出力選択（Ｂ）とな
る。したがって、前段フレームメモリ２０からの１フレ
ーム前（ｎ−１）の信号がそのまま出力されるとともに
、後段フレームメモリ２３からの２フレーム前（ｎ−２
）の信号がそのまま出力される。

また、ＹＦＳＳＳＨＭＶＯの組み合わせが■の場合には
、ＳｌがＬ論理、Ｓ２がＨ論理となり、前段デイレイ調
整部２１のセレクタＳＬが直接出力選択（Ｂ）となる一
方、後段デイレイ調整部２４のセレクタＳＬが遅延出力
選択（Ａ）となる。したがって、前段フレームメモリ２
０からの１フレーム前（ｎ−１）の信号がそのまま出力
される一方、後段フレームメモリ２３からの２フレーム
前（ｎ−２）の信号が１クロツクに相当する時間ＴＤだ
け遅れて出力される。

あるいは、ＹＦＳＳＳＨＭＶＯの組み合わせが■の場合
には、ＳｌがＨ論理、Ｓ２がＬｍ！理となり、前段デイ
レイ調整部２１のセレクタＳＬが遅延選択（Ａ）となる
一方、後段デイレイ調整部２４のセレクタＳＬが直接出
力選択ＣＢ）となる。したがって、前段フレームメモリ
２０からの１フレーム前（ｎ−１）の信号が１クロツク
に相当する時間ＴＤだけ遅れて出力される一方、後段フ
レームメモリ２３からの２フレーム前（ｎ　−２）の信
号がそのまま出力される。

ここで、サブサンプル信号（ＹＦＳＳ）および水平動き
ベクトル信号のＬ　Ｓ　Ｂ　（ＨＭＶＯ）は、発明の要
旨に記載した「一つの画素が前記クロック周波数の１周
期の前半周期ないしは後半周期の何れに位置するかを示
す所定の情報」に相当する。サブサンプル信号（ＹＦＳ
Ｓ）は、ＭＵＳＥエンコーダにおける第２次サブサンプ
リング［３２，４Ｍ　Ｈｚのサンプリングデータをフレ
ーム間で反転する１６．２ＭＨ２のクロックでフレーム
・オフセント・サブサンプリングすることをいうコする
際、一つの画素（３２，４Ｍ　Ｈｚレート）が１６．２
Ｍ　Ｈｚサンプリング周波数の１周期の前半周期に位置
するか後半周期に位置するかを１ビツトデータで表す。

一つの画素位置が同一の場合、ビットの内容がフレーム
間で反転する。また、水平動きベクトル信号のＬＳＢ　
（ＨＭＶＯ）は、水平動きベクトル量の最下位桁であり
、ＭＵＳＥデコーダにおける３２．４ＭＨｚクロックレ
ートから１６．２ＭＨｚクロックレートへの置き換えの
際に、小数部分の切り捨て対象となる１クロフク相当の
最小移動量を表している。

したがって、これらのサブサンプル信号（ＹＦＳＳ）や
水平動きベクトル信号のＬ　Ｓ　Ｂ　（ＨＭＶＯ）に基
づいて前／後段デイレイ調整部２１．２４での直接出力
／遅延出力の選択動作を制御すれば、クロック誤差を生
ずることなく、現フレームから１フレーム前の信号およ
び２フレーム前の信号を作ることができ、低速クロック
レート（１６，２Ｍ　Ｈｚ　）で動作するフレームメモ
リを支障なく使用することができる。

第６図は請求項２の発明に係るメモリ制御装置の一実施
例を示す図である。

本実施例では、二つのフレームメモリ４０．４１の入・
出力を、四つのセレクタ４２〜４５を介して網状に接続
する。入力側の二つのセレクタ４２．４３（入力選択部
）には、セレクタ制御部４６（制御手段〉からの選択制
御信号Ｓｌｌが入力されており、この３１１がＬ論理の
ときにＡを選択し、Ｈ論理のときにＢを選択する。また
、出力側の二つのセレクタ４４．４５（出力選択部）に
は、セレクタ制御部４６からの選択制御信号３１２が入
力されており、Ｓ１２がＬ論理のときにＡを選択し、Ｈ
論理のときにＢを選択する。セレクタ制御部４６は、イ
ンバータゲート４７およびＥＯＲ（エクスクル−シブオ
ア）ゲート４８から戒り、サブサンプル信号（ＹＦＳＳ
）および水平動きベクトル信号のＬ　Ｓ　Ｂ　（ＨＭＶ
Ｏ）を入力し、次表２の真理値表に従って選択制御信号
Ｓｌｌ、Ｓ１２の論理を決定する。

表２ ＹＦＳＳ　ＨＭＶＯ５ｌｌ ＬＬ　　　　　　　Ｌ Ｌ　　　Ｈ ＨＬ ＨＨ ここで、一つのフレームメモリ　（例えば、符号４０の
メモリ）は、サブサンプリング・クロック周波数（１６
，２Ｍ　Ｈ！　）の１周期（１／１６．２Ｍ　Ｈｚ　）
の前半周期に割り当てられ、他の一つのフレームメモリ
　（符号４１のメモリ）は、後半周期に割り当てられて
いる。割当はメモリーコントローラ４９によって行われ
、その割当の仕方は、第３図を例すると、画素ａが一つ
のフレームメモリ４０に、画素すが他の一つのフレーム
メモリ４１に格納されるようになっている。

したがって、かかる実施例によると、現フレーム（ｎ）
の信号が、その画素位置に応じて二つのフレームメモリ
４０．４１のいずれかに格納され、−方のフレームメモ
リ４０　（または４１）から１フレーム前（ｎ−１）の
信号が取り出され、この１フレーム前（ｎ−１）の信号
が他方のフレームメモリ４１（または４０）に格納され
て、この他方のフレームメモリ４１（または４０）から
２フレーム前（ｎ　−２）の信号が取り出される。その
結果、−クロック誤差を発生することなく、現フレーム
から１７レーム前の信号および２フレーム前の信号を作
ることができ、１６．２Ｍ　Ｈｚのクロックレートで動
作すフレームメモリを支障なく使用することができる。

〔発明の効果〕

本発明によれば、上記のように構成したので、低速動作
のフレームメモリを使用したメモリ制御装置を実現でき
る。

【図面の簡単な説明】

第１〜３図は本発明の原理図であり、 第１図はその請求項１の発明の原理構成図、第２図はそ
の請求項２の発明の原理構成図、第３図はその請求項１
の発明の作用説明図である。 第４．５図は請求項１の発明に係るメモリ制御装置の一
実施例を示す図であり、 第４図はその概念構ｒＩｉ、図、 第５図はそのブロック構成図である。 第６図は請求項２の発明に係るメモリ制御装置の一実施
例を示すそのブロンク構成図である。 第７〜１１図は従来例を示す図であり、第７図はそのＭ
ＵＳＥの画素伝送方法（輝度信号）を示す図、 第８図はそのＭＵＳＥエンコーダ／デコーダの概略構成
図、 第９図（ａ）（ｂ）はそのパン画面の一例を示す図、 第１０図（ａ）（ｂ）はその動きベクトル補正を説明す
る図、 第１１図はそのベクトル補正回路の構成図である。 ４６・・・・・・セレクタ制御部（制御手段）。 ２０・・・・・・前段フレームメモリ　（メモリ）、２
３・・・・・・後段フレームメモリ　（メモリ）、ＤＱ
・・・・・・（遅延手段〉、 ＳＬ・・・・・・（選択手段〉、 ２２・・・・・・前段単位回路（単位回路）、２５・・
・・・・後段単位回路（単位回路）、２７・・・・・・
セレクタ制御部（制御手段）、４０．４１・・・・・・
フレームメモリ　（メモリ）、第 ７ 図 □社 第 図 第 １０ 図

Claims (2)

【特許請求の範囲】
1. （１）ＭＵＳＥの伝送サンプリング周波数と同じ周波数
   のクロックで動作するメモリの出力に前記クロックの１
   周期分に相当する遅延時間を有する遅延手段を接続する
   とともに、 前記メモリの出力または該遅延手段の出力を択一的に選
   択する選択手段を備える単位回路を２回路シリーズに接
   続し、 一つの画素が前記クロック周波数の１周期の前半周期な
   いしは後半周期の何れに位置するかを示す所定の情報に
   従って各単位回路の選択手段の選択動作を制御する制御
   手段を備えたことを特徴とするメモリ制御装置。
2. （２）前記メモリを二つ備え、 一方のメモリを前記クロックの１周期の前半周期に割り
   当てるとともに、他方のメモリを後半周期に割り当て、 前記制御手段の出力で各メモリの入・出力の組み合わせ
   を制御するように構成したことを特徴とするメモリ制御
   装置。