JPH03292074A - メモリ制御装置 - Google Patents

メモリ制御装置

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JPH03292074A
JPH03292074A JP2094397A JP9439790A JPH03292074A JP H03292074 A JPH03292074 A JP H03292074A JP 2094397 A JP2094397 A JP 2094397A JP 9439790 A JP9439790 A JP 9439790A JP H03292074 A JPH03292074 A JP H03292074A
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JP
Japan
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memory
frame
output
signal
clock
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Application number
JP2094397A
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English (en)
Inventor
Mitsuhiko Ota
光彦 太田
Harumi Senoo
瀬野尾 晴美
Kiyoyuki Kohiyama
清之 小檜山
Yuichi Ninomiya
佑一 二宮
Yoshinori Izumi
吉則 和泉
Seiichi Goshi
清一 合志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Japan Broadcasting Corp
Original Assignee
Fujitsu Ltd
Nippon Hoso Kyokai NHK
Japan Broadcasting Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 HDTVのメモリ制御装置に関し、 低速動作のフレームメモリを使用できるメモリ制御装置
の実現を目的とし、 MUSEの伝送サンプリング周波数と同し周波数のクロ
ックで動作するメモリの出力に前記クロックの1周期分
に相当する遅延時間を有する遅延手段を接続するととも
に、前記メモリの出力または該遅延手段の出力を択一的
に選択する選択手段を備える単位回路を2回路シリーズ
に接続し、一つの画素が前記クロックの1周期の前半周
期ないしは後半周期の何れに位置するかを示す所定の悄
報に従って各単位回路の選択手段の選択動作を制御する
ように構成したことを特徴とし、または、前記メモリを
二つ備え、一方のメモリを前記クロックの1周期の前半
周期に割り当てるとともに、他方のメモリを後半周期に
割り当て、前記制御手段の出力で各メモリの入・出力の
組み合わせを制御するように構成したことを特徴とする
〔産業上の利用分野〕
本発明は、メモリ制御装置、詳しくは、HDTVに用い
られるメモリ制御装置に関する。
次世代テレビとして注目されているHDTV(高精細度
テレビジョン)には、放送衛星の利用を前提とした帯域
圧縮技術、いわゆるMUSE(多重サブ・サンプリング
・エンコード方式1−ultiple Sub Nyq
uiat Saw+pling Encoding)が
用いられる。MUSEは、HDTVの帯域幅22MH2
を約8MHzに圧縮する。これは、放送衛星の帯域幅が
27MHzであり、伝送にFM波を用いると27MHz
の約173の8MHzが伝送信号の帯域幅となるからで
ある。
MUSE方式では、第7図に示すように、1つの画面を
4つのフィールドに分け、第1フイールドで○印の画素
だけを送り、第2フイールドで・印の画素だけ、第3フ
イールドで口印の画素だけ、第4フイールドで■印の画
素だけを送る。すなわち、フィールドごとに174に画
素を間引いている。
第8図はMUSEエンコーダ/デコーダの概念図である
。エンコーダは、ハイビジョン信号に対して静止画圧縮
処理と動画圧縮処理を実行した後、画素単位の動き量に
より両処理結果を混合する。
一方のデコーダにおける処理は、おおむねエンコーダの
逆である。すなわち、静止画再生処理と動画再生処理の
両処理結果を動き検出結果(動き量)に従って混合する
ことになる。
静止画再生処理では、はじめにフレーム間内挿を行なう
。これは、フレーム・オフセント・サブサンプリングの
内挿であり、サブサンプリングによって欠落した画素を
1フレーム前の信号で補う。
具体的には、現フレームの信号と1フレーム前の信号と
を重ね合わせる処理を行う。
ところで、静止系と動き系では伝送できる帯域幅(静止
系で24M Hz 、動き系で16MHz)が異なり、
動き部分の解像度が静止部分の解像度よりも低下するが
、人の視覚特性は動き物体に対してレスポンスが低下す
ること、テレビカメラの蓄積効果によって動き部分の解
像度が低下することなどにより、動き部分の解像度低下
はあまり気にならない。しかし、カメラがパンやチルト
した場合、限は被写体に追随するので解像度の低下が目
立つことがある。このような場合には、なるべく解像度
のよい静止系信号処理を使用したい要求がある。
そこで、エンコーダ側で画像の移動する方向と移動量を
検出(動きベクトル検出)し、この情報をコントロール
信号としてデコーダに伝送し、デコーダで1フレーム前
の信号を動きベクトルの値だけ位置をずらして(動きベ
クトル補正)フレーム間内挿を行うようにしている。こ
うすると、画一面全体を静止画として処理でき、パン画
像やチルト画像の解像度を向上できる。
第9.10図に動きベクトル補正の一例を示す。
この例では、第9図(a)の画面が同図(b)に示す画
面のようにパンした場合を想定する。動きベクトル補正
を行わないと、第10図(a)のように、静止画再生処
理におけるフレーム内挿によって現フレーム(n)の信
号と1フレーム前(n−1)の信号とがずれて重畳され
るので画像にブレが発生する。これに対し、動きベクト
ル補正を行った場合には、1フレーム前(n−1)の信
号の位置が動きベクトルの値だけずらされるので、同図
(b)のように、フレーム内挿を実行しても画像がブレ
ることはない。
〔従来の技術〕
第11図は従来のMUSEデコーダの要部を示す図であ
り、静止画再生処理における動きベクトル補正部を概念
的に表している。
この図において、フレームメモリ10.11の入力端に
は、クロック周波数16MH2(正確には16.2MH
z)でサンプリングされたMUSE信号、すなわち現フ
レーム(fl)と1フレーム前のフレーム(n−1)と
がスイッチ12の切換えに伴って交互に入力する。入力
端のデータ列は図中DIで表している。データ列DIは
、フレームメモリ10.11を通過することにより、そ
の出力端でnフレームが1フレーム遅れてn−1フレー
ムに、n−1フレームが1フレーム遅れてn−2フレー
ムになる。出力端のデータ列は図中Doで表している。
動きベクトル補正を実行すると、データ列Doのn−1
フレームの画素位置とn−2フレームの画素位置が一致
し、静止画として処理される。
の結果、この種の高速動作メモリは極めて高価であり装
置コストの上昇を招くこと、クロック周波数の上昇に伴
ってメモリの周辺回路が複雑化すること、実装に際して
細心の注意を要し製造コストが上昇すること、等の諸問
題点があった。
また、フレームメモリ10.11の入力端でフレーム内
挿を行うので、純粋なlフレーム前、2フレーム前の信
号を得るには別途回路を必要とし、この点でも回路の複
雑化を招く問題点がある。
本発明は、このような問題点に鑑みてなされたもので、
低速動作のフレームメモリを使用できるメモリ制御装置
の実現を目的としている。
〔発明が解決しようとする課題〕
しかしながら、かかる従来の動きベクトル補正部にあっ
ては、動きベクトルが32MHzレートの動き量となっ
ているためフレームメモリにおいて32MHzレートの
動きベクトル補正が必要となる。
このため、フレームメモリ10.11は、32MHz(
正確には32.4M Hz )もの高速動作となり、そ
〔課題を解決するための手段〕 請求項1の発明は、上記目的を達成するためその原理構
成図を第1図に示すように、MUSEの伝送サンプリン
グ周波数で動作するメモリの出力に前記クロックの1周
期分に相当する遅延時間を有する遅延手段を接続すると
ともに、前記メモリの出力または該遅延手段の出力を択
一的に選択する選択手段を備える単位回路を2回路シリ
ーズに接続し、一つの画素が前記クロックの1周期の前
半周期ないしは後半周期の何れに位置するかを示す所定
の情報に従って各単位回路の選択手段の選択動作を制御
するように構成したことを特徴とし、また、請求項2の
発明は、その原理構成図を第2図に示すように、前記メ
モリを二つ備え、一方のメモリを前記クロックの1周期
の前半周期に割り当てるとともに、他方のメモリを後半
周期に割り当て、前記制御手段の出力で各メモリの入・
出力°の組み合わせを制御するように構成したことを特
徴とする。
〔作用〕
請求項1の発明では、初段の単位回路のメモリから1フ
レーム前の信号が、また、次段の単位回路のメモリから
2フレーム前の信号が取り出されるとともに、これらの
信号の各画素に対して、MUSHの伝送サンプリング周
波数の1周期分に相当する遅延時間が選択的に与えられ
る。遅延時間の付与/非付与は、一つの画素のクロンク
内位置に従って決定される。
ここで、動きベクトル量は、MUSEの伝送サンプリン
グ周波数の2倍のクロックレー) (32MHz)で規
定されている。例えば16MH!レートで動作するメモ
リを使用する場合には、このベクトル量を16MHzレ
ートに置き換えなければならない。しかし、単純に置き
換えるだけでは、次のような不都合を生ずる。
第3図において、画素a、bが図中X方向に+1だけ動
く場合(I)を考えると、画素aが同一の16MHz期
間内に留まる一方で、画素すが右隣の16MHz期間に
移動することから、画素すが1クロック進んでしまう。
あるいは、移動方向が逆の場合(II)には、画素aが
左隣の16MHz期間に移動する一方で、画素すが同一
の16MHz期間内に留まることから、画素aが1クロ
ンク遅れてしまう。これらの結果、画素a、bの間に1
6MHzの1クロック分の誤差が生じる不都合がある。
かかる不都合は、サンプリング周波数の1周期分に相当
する遅延時間(上記の1クロンクに相当する時間)を、
画素aないしは画素すに与えることで解消する。すなわ
ち、Iの場合には画素すに遅延を与え、■の場合には画
素aに遅延を与えればよい。
請求項2の発明では、二つのメモリの入・出力の組み合
わせが一つの画素のクロック内位置に従って決定され、
例えば一方のくあるいは他方の〉メモリに現フレームの
信号が書き込まれると当該メモリからは1フレーム前の
信号が取り出され、また、この1フレーム前の信号が他
方の(あるいは一方の)メモリに書き込まれると当該メ
モリからは2フレーム前の信号が取り出される。
二つのメモリは、各々サンプリング周波数の1周期の前
/後半周期に割り当てられており、例えば前記I、■の
場合にあっては、画素aが前半周期メモリに、そして、
画素すが後半周期メモリに書き込まれる。これにより、
クロック誤差の発生が回避される。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第4.5図は請求項1の発明に係るメモリ制御装置の一
実施例を示す図である。
本実施例では、第4図に示すように、前段フレームメモ
リ20と前段デイレイ調整部21で前段の単位回路22
を構成するとともに、後段フレームメモリ23と後段デ
イレイ調整部24で後段の単位回路25を構成している
。各単位回路のフレームメモリ20.23は、サンプリ
ング周波数と同一の周波数16MH2(正確には16.
2M Hz )で動作するメモリで、その書き込み動作
や読み出し動作はメモリコントローラ26によって制御
される。デイレイ調整部21.24は、各フレームメモ
リ20.23の出力に前記クロック周波数の1周期分に
相当する遅延時間TD (TO−1/16.2M Hz
 )を与えることができるもので、遅延時間の付与/非
付与はセレクタ制御部27(制御手段)によって制御さ
れる。セレクタ制御部27は、一つの画素が前記クロッ
ク周波数の1周期の前半周期ないしは後半周期の何れに
位置するかを示す所定の情報、例えば、動きベクトルデ
ータの最下位ビット(L S B)やサブサンプルデー
タに従って遅延時間の付与/非付与を決定する。
第5図は第4図のプロ・ツク図である。なお、第5図と
同一の構成部には同一の符号を付しである。
この図において、前段デイレイ調整部21および後段デ
イレイ調整部24は、それぞれレジスタDQ (遅延手
段)とセレクタ回路SL (選択手段)を備え、二つの
セレクタ回路SLは、切換え制御信号S1 (S2)が
L論理のときに前/後段フレームメモリ20.23の出
力を選択する一方、H論理のときにレジスタOQの出力
を選択する。
すなわち、前段デイレイ調整部21は、Slの論理に従
って前段フレームメモリ20からの1フレーム前の信号
をそのまま出力したり、あるいは1クロンク分の遅延を
与え出力したりすることができ、同様に、後段デイレイ
調整部24は、S2の論理に従って後段フレームメモリ
23からの2フレーム前の信号をそのまま出力したり、
あるいは1クロンク分の遅延を与え出力したりすること
ができる。
第1アンドゲート28、インバータゲート29および第
2アンドゲート30から成るセレクタ制御部27は、サ
ブサンプル信号(YFSS )および水平動きベクトル
信号のL S B ()l?IVO)の計2ビット信号
の組み合わせに従って、切換え制御信号S1、S2の論
理を決定する。次表1にセレクタ制御部27の真理値表
を示す。
表1 このような構成において、YFSS%HMVOの組み合
わせが■または■の場合には、Sl、S2が共にL論理
となり、前段デイレイ調整部21および後段デイレイ調
整部24のセレクタSLが共に直接出力選択(B)とな
る。したがって、前段フレームメモリ20からの1フレ
ーム前(n−1)の信号がそのまま出力されるとともに
、後段フレームメモリ23からの2フレーム前(n−2
)の信号がそのまま出力される。
また、YFSSSHMVOの組み合わせが■の場合には
、SlがL論理、S2がH論理となり、前段デイレイ調
整部21のセレクタSLが直接出力選択(B)となる一
方、後段デイレイ調整部24のセレクタSLが遅延出力
選択(A)となる。したがって、前段フレームメモリ2
0からの1フレーム前(n−1)の信号がそのまま出力
される一方、後段フレームメモリ23からの2フレーム
前(n−2)の信号が1クロツクに相当する時間TDだ
け遅れて出力される。
あるいは、YFSSSHMVOの組み合わせが■の場合
には、SlがH論理、S2がLm!理となり、前段デイ
レイ調整部21のセレクタSLが遅延選択(A)となる
一方、後段デイレイ調整部24のセレクタSLが直接出
力選択CB)となる。したがって、前段フレームメモリ
20からの1フレーム前(n−1)の信号が1クロツク
に相当する時間TDだけ遅れて出力される一方、後段フ
レームメモリ23からの2フレーム前(n −2)の信
号がそのまま出力される。
ここで、サブサンプル信号(YFSS)および水平動き
ベクトル信号のL S B (HMVO)は、発明の要
旨に記載した「一つの画素が前記クロック周波数の1周
期の前半周期ないしは後半周期の何れに位置するかを示
す所定の情報」に相当する。サブサンプル信号(YFS
S)は、MUSEエンコーダにおける第2次サブサンプ
リング[32,4M Hzのサンプリングデータをフレ
ーム間で反転する16.2MH2のクロックでフレーム
・オフセント・サブサンプリングすることをいうコする
際、一つの画素(32,4M Hzレート)が16.2
M Hzサンプリング周波数の1周期の前半周期に位置
するか後半周期に位置するかを1ビツトデータで表す。
一つの画素位置が同一の場合、ビットの内容がフレーム
間で反転する。また、水平動きベクトル信号のLSB 
(HMVO)は、水平動きベクトル量の最下位桁であり
、MUSEデコーダにおける32.4MHzクロックレ
ートから16.2MHzクロックレートへの置き換えの
際に、小数部分の切り捨て対象となる1クロフク相当の
最小移動量を表している。
したがって、これらのサブサンプル信号(YFSS)や
水平動きベクトル信号のL S B (HMVO)に基
づいて前/後段デイレイ調整部21.24での直接出力
/遅延出力の選択動作を制御すれば、クロック誤差を生
ずることなく、現フレームから1フレーム前の信号およ
び2フレーム前の信号を作ることができ、低速クロック
レート(16,2M Hz )で動作するフレームメモ
リを支障なく使用することができる。
第6図は請求項2の発明に係るメモリ制御装置の一実施
例を示す図である。
本実施例では、二つのフレームメモリ40.41の入・
出力を、四つのセレクタ42〜45を介して網状に接続
する。入力側の二つのセレクタ42.43(入力選択部
)には、セレクタ制御部46(制御手段〉からの選択制
御信号Sllが入力されており、この311がL論理の
ときにAを選択し、H論理のときにBを選択する。また
、出力側の二つのセレクタ44.45(出力選択部)に
は、セレクタ制御部46からの選択制御信号312が入
力されており、S12がL論理のときにAを選択し、H
論理のときにBを選択する。セレクタ制御部46は、イ
ンバータゲート47およびEOR(エクスクル−シブオ
ア)ゲート48から戒り、サブサンプル信号(YFSS
)および水平動きベクトル信号のL S B (HMV
O)を入力し、次表2の真理値表に従って選択制御信号
Sll、S12の論理を決定する。
表2 YFSS HMVO5ll LL       L L   H HL HH ここで、一つのフレームメモリ (例えば、符号40の
メモリ)は、サブサンプリング・クロック周波数(16
,2M H! )の1周期(1/16.2M Hz )
の前半周期に割り当てられ、他の一つのフレームメモリ
 (符号41のメモリ)は、後半周期に割り当てられて
いる。割当はメモリーコントローラ49によって行われ
、その割当の仕方は、第3図を例すると、画素aが一つ
のフレームメモリ40に、画素すが他の一つのフレーム
メモリ41に格納されるようになっている。
したがって、かかる実施例によると、現フレーム(n)
の信号が、その画素位置に応じて二つのフレームメモリ
40.41のいずれかに格納され、−方のフレームメモ
リ40 (または41)から1フレーム前(n−1)の
信号が取り出され、この1フレーム前(n−1)の信号
が他方のフレームメモリ41(または40)に格納され
て、この他方のフレームメモリ41(または40)から
2フレーム前(n −2)の信号が取り出される。その
結果、−クロック誤差を発生することなく、現フレーム
から17レーム前の信号および2フレーム前の信号を作
ることができ、16.2M Hzのクロックレートで動
作すフレームメモリを支障なく使用することができる。
〔発明の効果〕
本発明によれば、上記のように構成したので、低速動作
のフレームメモリを使用したメモリ制御装置を実現でき
る。
【図面の簡単な説明】
第1〜3図は本発明の原理図であり、 第1図はその請求項1の発明の原理構成図、第2図はそ
の請求項2の発明の原理構成図、第3図はその請求項1
の発明の作用説明図である。 第4.5図は請求項1の発明に係るメモリ制御装置の一
実施例を示す図であり、 第4図はその概念構rIi、図、 第5図はそのブロック構成図である。 第6図は請求項2の発明に係るメモリ制御装置の一実施
例を示すそのブロンク構成図である。 第7〜11図は従来例を示す図であり、第7図はそのM
USEの画素伝送方法(輝度信号)を示す図、 第8図はそのMUSEエンコーダ/デコーダの概略構成
図、 第9図(a)(b)はそのパン画面の一例を示す図、 第10図(a)(b)はその動きベクトル補正を説明す
る図、 第11図はそのベクトル補正回路の構成図である。 46・・・・・・セレクタ制御部(制御手段)。 20・・・・・・前段フレームメモリ (メモリ)、2
3・・・・・・後段フレームメモリ (メモリ)、DQ
・・・・・・(遅延手段〉、 SL・・・・・・(選択手段〉、 22・・・・・・前段単位回路(単位回路)、25・・
・・・・後段単位回路(単位回路)、27・・・・・・
セレクタ制御部(制御手段)、40.41・・・・・・
フレームメモリ (メモリ)、第 7 図 □社 第 図 第 10 図

Claims (2)

    【特許請求の範囲】
  1. (1)MUSEの伝送サンプリング周波数と同じ周波数
    のクロックで動作するメモリの出力に前記クロックの1
    周期分に相当する遅延時間を有する遅延手段を接続する
    とともに、 前記メモリの出力または該遅延手段の出力を択一的に選
    択する選択手段を備える単位回路を2回路シリーズに接
    続し、 一つの画素が前記クロック周波数の1周期の前半周期な
    いしは後半周期の何れに位置するかを示す所定の情報に
    従って各単位回路の選択手段の選択動作を制御する制御
    手段を備えたことを特徴とするメモリ制御装置。
  2. (2)前記メモリを二つ備え、 一方のメモリを前記クロックの1周期の前半周期に割り
    当てるとともに、他方のメモリを後半周期に割り当て、 前記制御手段の出力で各メモリの入・出力の組み合わせ
    を制御するように構成したことを特徴とするメモリ制御
    装置。
JP2094397A 1990-04-10 1990-04-10 メモリ制御装置 Pending JPH03292074A (ja)

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