JPH03289398A - ステッピングモータ加減速制御回路 - Google Patents
ステッピングモータ加減速制御回路Info
- Publication number
- JPH03289398A JPH03289398A JP8964390A JP8964390A JPH03289398A JP H03289398 A JPH03289398 A JP H03289398A JP 8964390 A JP8964390 A JP 8964390A JP 8964390 A JP8964390 A JP 8964390A JP H03289398 A JPH03289398 A JP H03289398A
- Authority
- JP
- Japan
- Prior art keywords
- acceleration
- stepping motor
- deceleration
- data
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000004044 response Effects 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 101150090596 DMA2 gene Proteins 0.000 description 6
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- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
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Landscapes
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はステッピングモータ加減速制御回路に関し、特
にＣＰＵの制御によりステッピングモータの加減速を制
御するステッピングモータ加減速制御回路に関するもの
である。
にＣＰＵの制御によりステッピングモータの加減速を制
御するステッピングモータ加減速制御回路に関するもの
である。
従来技術
従来のかかるステッピングモータの加減速制御方式は、
ＣＰＵがステップタイミング毎にＩ１０出力命令を発生
してステッピングモータに対する加減速制御信号を出力
するようになっている。そのために、ＣＰＵはその都度
他の処理を中断する必要があり、効率が悪いという欠点
があり、ががる欠点を解決するには、他の加減速制御専
用のｃＰＵを別に設ける必要がある。
ＣＰＵがステップタイミング毎にＩ１０出力命令を発生
してステッピングモータに対する加減速制御信号を出力
するようになっている。そのために、ＣＰＵはその都度
他の処理を中断する必要があり、効率が悪いという欠点
があり、ががる欠点を解決するには、他の加減速制御専
用のｃＰＵを別に設ける必要がある。
発明のに１的
本発明の［１的は、ＣＰＵを制御専用に設けｔくとも他
の処理のために効率良＜ＣＰＵを使用することが可能な
ステッピングモータの加減速制御回路を提供することで
ある。
の処理のために効率良＜ＣＰＵを使用することが可能な
ステッピングモータの加減速制御回路を提供することで
ある。
発明の構成
本発明によるステッピングモータの加減速制御回路は、
ステッピングモータの加減速用の制御データを格納する
記憶手段と、外部がらの指令に応答して前記加減速用の
制御データを読出す読出し制御手段と、この制御データ
の読出しタイミングからこの制御データに応した時間遅
れてステッピングモータドライブ信号を発生するドライ
ブ信号発生手段と、このドライブ信号の発生に応答して
前記読出し制御手段に対して読出し指示を与える手段と
を含むことを特徴とする。
ステッピングモータの加減速用の制御データを格納する
記憶手段と、外部がらの指令に応答して前記加減速用の
制御データを読出す読出し制御手段と、この制御データ
の読出しタイミングからこの制御データに応した時間遅
れてステッピングモータドライブ信号を発生するドライ
ブ信号発生手段と、このドライブ信号の発生に応答して
前記読出し制御手段に対して読出し指示を与える手段と
を含むことを特徴とする。
実施例
次に、本発明の実施例を図面を参照しつつ詳細に説明す
る。
る。
第１図は本発明の実施例の構成を示す回路図である。Ｒ
ＡＭＩはステッピングモータ加減速データを格納するメ
モリであり、ＤＭＡ２からの［メモリＴＯＩ１０指示」
によりドライブ信号発生部３へ転送されるべき加減速デ
ータがセット可能である。
ＡＭＩはステッピングモータ加減速データを格納するメ
モリであり、ＤＭＡ２からの［メモリＴＯＩ１０指示」
によりドライブ信号発生部３へ転送されるべき加減速デ
ータがセット可能である。
ＤＭＡ２は当該加減速データを転送制御するためのダイ
レクトメモリアクセス回路であり、読出し指令ａに応答
してＲＡＭ１によりデータを読出してドライブ信号発生
部へこの読出しデータをデータバスｂを介して転送制御
する。
レクトメモリアクセス回路であり、読出し指令ａに応答
してＲＡＭ１によりデータを読出してドライブ信号発生
部へこの読出しデータをデータバスｂを介して転送制御
する。
ドライブ信号発生部３はＤＭＡ２によるデータ転送制御
により転送されてきたデータを用いてステッピングモー
タ加減速用のドライブパルスｄを生成するものである。
により転送されてきたデータを用いてステッピングモー
タ加減速用のドライブパルスｄを生成するものである。
このドライブパルスｄとＣＰＵからのスタート信号とが
オアゲート４を介してＤＭＡ２に対するＤＭＡリクエス
ト信号となっている。
オアゲート４を介してＤＭＡ２に対するＤＭＡリクエス
ト信号となっている。
ドライブ信号発生部３の具体例が第２図に示されている
。カウンタ３１はデータバスｂを介して送られてくるＲ
ＡＭＩからのデータを、ラッチ信号Ｃのタイミングに応
答してラッチし、以降一定のクロックパルス（図示せず
）によりラッチ内容を順次減算して減算終了時にボロー
信号ｅを出力する。
。カウンタ３１はデータバスｂを介して送られてくるＲ
ＡＭＩからのデータを、ラッチ信号Ｃのタイミングに応
答してラッチし、以降一定のクロックパルス（図示せず
）によりラッチ内容を順次減算して減算終了時にボロー
信号ｅを出力する。
ＳＩＲｍフリップフロップ（ＦＦ）３２はドライブパル
スｄを発生するものであり、そのセット端子にはカウン
タ３１のボロー信号ｅが入力され、リセット端子にはこ
のボロー信号ｅの遅延器３３による遅延出力が印加され
ている。
スｄを発生するものであり、そのセット端子にはカウン
タ３１のボロー信号ｅが入力され、リセット端子にはこ
のボロー信号ｅの遅延器３３による遅延出力が印加され
ている。
かかる構成において、ステッピングモータ起動のタイミ
ングが発生されると、ＣＰＵがらＤＭＡ２に対してスタ
ート要求としてＤＭＡリクエスト信号が発生される。こ
のリクエスト信号はオアケート４を介してＤＭＡ２へ印
加されているので、ＤＭＡ２はＲＡＭＩに対してデータ
を初期アドレスから読出す様指示する。
ングが発生されると、ＣＰＵがらＤＭＡ２に対してスタ
ート要求としてＤＭＡリクエスト信号が発生される。こ
のリクエスト信号はオアケート４を介してＤＭＡ２へ印
加されているので、ＤＭＡ２はＲＡＭＩに対してデータ
を初期アドレスから読出す様指示する。
読出されたデータはドライブ信号発生部３のカウンタ３
１にラッチされ、このラッチデータを初期値としてカウ
ンタ３１は減算を開始する。減算終了してボロー信号ｅ
か出力されると、Ｆ Ｆ ３２はセットされる。遅延器
３３により定まる一定時間後ＦＦ３２はリセットされる
ので、ドライブ信号ｄとして一定幅のパルス出力が得ら
れる。
１にラッチされ、このラッチデータを初期値としてカウ
ンタ３１は減算を開始する。減算終了してボロー信号ｅ
か出力されると、Ｆ Ｆ ３２はセットされる。遅延器
３３により定まる一定時間後ＦＦ３２はリセットされる
ので、ドライブ信号ｄとして一定幅のパルス出力が得ら
れる。
このドライブ信号ｄの終了タイミングに応答して再びＤ
ＭＡ２にＤＭＡリクエストａが供給されるので、次のア
ドレスのデータがＲＡＭＩがら読出される。
ＭＡ２にＤＭＡリクエストａが供給されるので、次のア
ドレスのデータがＲＡＭＩがら読出される。
以上の動作を繰返すことにより、順次ステッピングモー
タのドライブ信号は、ＲＡＭデータに応じた時間間隔を
有するパルスｄとなる。よって、ＲＡＭ１には、予めス
テッピングモータの加減速制御を行う様にデータをアド
レス順に格納しておけば、ＣＰＵからの最初の１回のＤ
ＭＡリクエスト信号の発生のみて、後は自動的に所望の
加減速用ドライブ信号が生成可能となるのである。
タのドライブ信号は、ＲＡＭデータに応じた時間間隔を
有するパルスｄとなる。よって、ＲＡＭ１には、予めス
テッピングモータの加減速制御を行う様にデータをアド
レス順に格納しておけば、ＣＰＵからの最初の１回のＤ
ＭＡリクエスト信号の発生のみて、後は自動的に所望の
加減速用ドライブ信号が生成可能となるのである。
発明の効果
叙上の如く、本発明によれば、加減速用データをメモリ
に格納しておき、ＣＰＵからは最初の１回のＤＭＡリク
エストの発生のみて、以降は自動的にメモリからデータ
を読出してこのデータに応してドライブ信号を生成する
ようにしているので、ＣＰＵを介すことなくステッピン
グモータの加減速制御か可能となり、ＣＰＵの負荷が減
少するという効果がある。
に格納しておき、ＣＰＵからは最初の１回のＤＭＡリク
エストの発生のみて、以降は自動的にメモリからデータ
を読出してこのデータに応してドライブ信号を生成する
ようにしているので、ＣＰＵを介すことなくステッピン
グモータの加減速制御か可能となり、ＣＰＵの負荷が減
少するという効果がある。
第１図は本発明の実施例の構成を示すブロック図、第２
図はドライブ信号発生部の具体的回路図である。 主要部分の符号の説明 ］ ・・ ・・・ ＲＡＭ ２・・・・・ ＤＭＡ ３・・・・・・ ドライブ信号発生部 ４・・・・・・オアゲー ト
図はドライブ信号発生部の具体的回路図である。 主要部分の符号の説明 ］ ・・ ・・・ ＲＡＭ ２・・・・・ ＤＭＡ ３・・・・・・ ドライブ信号発生部 ４・・・・・・オアゲー ト
Claims (1)
- （１）ステッピングモータの加減速用の制御データを格
納する記憶手段と、外部からの指令に応答して前記加減
速用の制御データを読出す読出し制御手段と、この制御
データの読出しタイミングからこの制御データに応じた
時間遅れてステッピングモータドライブ信号を発生する
ドライブ信号発生手段と、このドライブ信号の発生に応
答して前記読出し制御手段に対して読出し指示を与える
手段とを含むことを特徴とするステッピングモータ加減
速制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8964390A JPH03289398A (ja) | 1990-04-04 | 1990-04-04 | ステッピングモータ加減速制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8964390A JPH03289398A (ja) | 1990-04-04 | 1990-04-04 | ステッピングモータ加減速制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03289398A true JPH03289398A (ja) | 1991-12-19 |
Family
ID=13976454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8964390A Pending JPH03289398A (ja) | 1990-04-04 | 1990-04-04 | ステッピングモータ加減速制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03289398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847180B2 (en) * | 2002-05-10 | 2005-01-25 | Seiko Epson Corporation | Motor control apparatus and motor control method |
-
1990
- 1990-04-04 JP JP8964390A patent/JPH03289398A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847180B2 (en) * | 2002-05-10 | 2005-01-25 | Seiko Epson Corporation | Motor control apparatus and motor control method |
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