JPH03284880A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＮＯ８形ＥＥＰＲＯＭ（ＭｅｔＶｉＮｉ
ｔｒｉｄｅ　　０ｘｉｄｅ　　Ｓｅｇ＋１ｃｏｎｄｕｃ
ｔｏｒ　　形　ＥｌｅＣｔｒｉＣａｌｌｙＥｒａｓａｂ
ｌｅ　ａｎｄ　Ｐｒｏｇｒａｍａｂｌｅ　ＲＯＨ）半導
体記憶装置の微細化・＾集積化に関する。

〔従来技術〕

ＭＮＯ８形ＥＥＰＲＯＭは、ＥＰＲＯＭ（Ｅｒａ−ｓａ
ｂｌｅ　ａｎｄ　Ｐｒｏｏｒａｇｉａｂｌｅ　ＲＯＨ＞
とは異なり記憶されている情報を紫外線照射を行うこと
なしに電気的に書き替えることが可能である。

従来のＭＮＯ８形ＥＥＰＲＯＭ半導体記憶装置としては
、例えば第１１図に示すようなものがある。［日経エレ
クトロニクス、１９８６．２゜１０、（ｎｏ、３３８）
、ＰＰ１４２〜１４５参照］この半導体記憶装置は、電
子の直接トンネリングが可能な厚さの酸化膜よりなる第
１ゲート絶縁１１３と窒化膜よりなる第２ゲート絶縁躾
４とストアゲート電極５とからなる情報を記憶するため
の第１ゲート電極領域と、第３ゲート絶縁膜６とアイソ
レーションゲート電極７およびセレクトゲート電極８と
からなる記憶した情報を読み出すための第２および第３
ゲート電極領域と、ソース領域１０とドレイン領域１１
とから構成されている。

第１１図は、Ｎ形半導体基板１と、Ｎ形半導体基板１内
に形成されたＰ形不純物領域であるＰウェル２の表面に
形成された第２および第３ゲート電極領域と、第２およ
び第３ゲート電極領域の間のＰウェル２の表面に一定の
間隔を開けて形成された第１ゲート電極領域と、第２お
よび第３ゲート電極領域の外側のＰウェル２内に形成さ
れたソース領域１０およびドレイン領域１１とから構成
される半導体記憶装置の断面図である。

この従来の半導体記憶装置の情報の記憶および読み出し
動作を説明する。

■　情報の記憶動作 ソース領域１０とドレイン領域１１の所定の電圧を印加
しアイソレーションゲート電極７およびＰウェル２に負
の電圧を印加した状態で、ストアゲート電極５およびセ
レクトゲート電極８に正の電圧を印加すると、第１ゲー
ト絶縁膜３と第２ゲート絶縁膜４の接続面に存在する電
子が第１ゲート絶縁膜３を直接トンネリングしてＰウェ
ル２の中へ移動するため、第１ゲート絶縁膜３と第２ゲ
ート絶縁膜４の接続面の電子が失われてホールが形成さ
れる。この様にして、第１ゲート電極領域に正の電荷が
蓄積されて情報が記憶される。

■　記憶された情報の消去動作 ソース領域１０とドレイン領域１１とＰウェル２とアイ
ソレーションゲート電極７およびセレクトゲート電極８
の４箇所に同じ正の電圧を印加した状態で、ストアゲー
ト電極５の負の電圧を印加すると、Ｐウェル２から電子
が第１ゲート絶縁膜３を直接トンネリングされるため、
第１ゲート絶縁膜３と第２ゲート絶縁膜４の接続面に存
在しているホールに電子が供給される。このため、第１
ゲート電極領域に蓄積されていた電荷がなくなり、記憶
されていた情報が消去される。

■　記憶された情報の読み出し動作 ドレイン領域１１に正の電圧を印加してストアゲート電
極５およびＰウェル２をグランドとした状態で、アイソ
レーションゲート電極７とセレクトゲート電極８に同じ
正の電圧を印加すると、第１ゲート電極領域に正の電荷
が蓄積されている場合にはソース領域１０〜ドレイン領
域１１間がＰウェル２内に形成されるチャネルで電気的
に接続されるが、第１ゲート電極領域に正の電荷が蓄積
されていない場合には第１ゲート絶縁膜３直下のＰウェ
ル２内にチャネルが形成されないためソース領域１０〜
ドレイン領域１１間が電気的に接続されない。このため
、ソース領域１０〜ドレイン領域１１間に流れる電流を
見ることで記憶されている情報を読み出すことができる
。

次に、この従来の半導体記憶装置の製造−［程を説明す
る。

Ｎ形半導体基板１にＰ形不純物を拡散してＰウェル２を
形成し、Ｐウェル２の表面を酸化して第３ゲート絶縁膜
６を形成し、第３ゲート絶縁膜６の表面に所定の間隔を
開けてアイソレーションゲート電極７およびセレクトゲ
ーム電極８を形成し、アイソレーションゲート電極７お
よびセレクトゲート電極８の表面を酸化して層間絶縁膜
９を形成し、アイソレーションゲート電極７およびセレ
クトゲート電極８の間の第３ゲート絶縁膜６および層間
絶縁膜９を除去し、第３ゲート絶縁膜６および層間絶縁
膜９を除去した部分のＰウェル２表面に電子の直接トン
ネリングが可能な厚さの酸化膜よりなる第１ゲート絶縁
躾３を形成し、第１ゲート絶縁膜３の表面に窒化膜より
なる第２ゲート絶縁膜４を形成し、第２ゲート絶縁１４
に表面にストアゲート電極５を形成し、アイソレーショ
ンゲ−上電極７およびセレクトゲート電極８の外側のＰ
ウェル２中へＮ形不純物を拡散させてソース領域１０お
よびドレイン領域１１を形成して半導体記憶装置を製造
する。

（発明が解決しようとする課題） 上述した従来の半導体記憶装置は、第１．第２および第
３ゲート電極領域が平坦なＰウェル２の表面に設けられ
ているため、ソース領域１０とドレイン領域１１の間隔
が広くなるという構造上の問題点がある。

また、第１ゲート電極領域を第２および第３ゲート電極
領域に対して自己整合的に形成する（位置合わせのため
のマスクを使用せずに形成する）ことができないため、
マスクの合わせ余裕を十分にとる必要があるという製造
上の問題点がある。

以上、構造上および製造上の問題点が半導体記憶装置の
微細化・高集積化の妨げとなっていた。

〔課題を解決するための手段〕

この発明は、前述の如き従来の問題点に鑑みてなされた
もので、半導体記憶装置の構造を表面に凸部を持つ半導
体基板と、半導体基板の凸部の上面に形成した第１ゲー
ト電極領域と、半導体基板の凸部の側壁に向かい合わせ
に形成した第２および第３ゲート電極領域とからなる構
造とする。

また、半導体基板上に第１ゲート電極領域を形成後、第
１ゲート電極領域が凸部の上面に残るように半導体基板
に凸部を形成し、半導体基板の凸部の側壁に向かい合わ
せに第２および第３ゲート電極領域を形成する工程で半
導体記憶装置を製造する。

〔作用〕

半導体記憶装置の構造を表面に凸部を持つ半導体基板と
、半導体基板の凸部の上面に形成した第１ゲート電極領
域と、半導体基板の凸部の側壁に向かい合わせに形成し
た第２および第３ゲート電極領域とからなる構造とした
ため、第１．第２および第３ゲート電極領域によって半
導体基板内に形成されるチャネルが、半導体基板の凸部
の上面および側壁の両側に立体的に形成され、実効的チ
ャネル長を変えずにソース領域とドレイン領域の間隔を
狭くできる。

半導体基板上に第１ゲート電極領域を形成後、第１ゲー
ト電極領域が凸部の上面に残るように半導体基板に凸部
を形成し、半導体基板の凸部の側壁に向かい合わせに第
２および第３ゲート領域を形成する工程としたため、第
１ゲート電極領域を第２および第３ゲート電極領域に対
して自己整合的に形成することが可能となり、第２およ
び第３ゲート電極領域間のマスク合わせ余裕が不用とな
る。上記の理由により、前記問題点の解決を図ることが
できる。

〔実施例〕

以下、具体的な実施例に基づいて説明する。

第１図は、この発明の第１の実施例を示す図である。第
１図において、１はＮ形半導体基板であって、このＮ形
半導体基板１にＰウェル２が形成されており、Ｐウェル
２の表面には凸部が形成されている。Ｐウェル２上の凸
部の上面には電子の直接トンネリングが可能な厚さの酸
化膜よりなる第１ゲート絶縁膜３と窒化膜よりなる第２
骨ゲート絶縁膜４とストアゲート電極５とからなる第１
ゲート電極領域が形成されており、Ｐウェル２上の凸部
の側壁の左側には第３ゲート絶１ｉ１６とアイソレーシ
ョンゲート電極７よりなる第２ゲート電極領域が形成さ
れており、Ｐウェル２上の凸部の側壁の右側には第３ゲ
ート絶縁膜６とセレクトゲート電極８とからなる第３ゲ
ート電極領域が形成されており、Ｐウェル２上の凸部の
下部外側にソース領域１０およびドレイン領域１１が形
成されている。

次に第１の実施例の動作を第１図に基づいて説明する。

基本的には第１１図に示した従来例と同じ動作をするが
、記憶された情報を読み出すときアイソレーションゲー
ト電極７とセレクトゲート電極８に同じ正の電圧を印加
した場合、アイソレーションゲート電極７およびセレク
トゲート電極８が第３ゲート絶縁膜６を介して接するＰ
ウェル２内に形成するチャネルが、Ｐウェル２上の凸部
の側壁部分からＰウェル２上の凸部の下部外側部分にか
けて立体的になり、ソース領域１０からドレイン領域１
１への電流経路がＰウェル２上の凸部に沿って形成され
る。

３個の各ゲート電極領域を半導体基板上に設けた凸部に
立体的に形成した構造としたために、各ゲート電極領域
によりＰウェル２内に形成されるチャネルも立体的とな
り、実効的チャネル長を変えることなくソース領域１０
とドレイン領域１１の間隔を狭くすることができる。

次に、第１の実施例の製造方法を第２図〜第５図に示す
図面に基づいて説明する。第２図〜第５図は、第１の実
施例の製造工程を示す半導体記憶装置の断面図である。

１）第２図に示すように、Ｎ形半導体基板１にＰ形不純
物を拡散してＰウェル２を形成し、電子の直接トンネリ
ングが可能な厚さの酸化物よりなる第１ゲート絶縁膜３
をＮ形半導体基板１表面を酸化して形成し、第１ゲート
絶縁膜３の表面に窒化物よりなる第２ゲート絶縁躾４を
ＣＶＤ法により形成し、第２ゲート絶縁１４の表面に多
結晶シリコンよりなるストアゲート電極５をＣＶＤ法に
より形成する。

２）第３図に示すように、ストアゲート電極５の必要な
部分を凸部の上面に残して異方性エツチング例えばりア
クティブ・イオン・エツチング法（ＲＩＥ法）などによ
ってＰウェル２表面を凸部に形成する。ここで、凸部の
＾さＢのサイズは、第１ゲート電極領域に電荷が蓄積さ
れている場合に形成されるチャネルとソース領域１０お
よびドレイン領域１１との間隔を確保する必要から高さ
Ｂの下限が決まり、凸部上を通る配線の問題や構造上の
強度の問題から高さＢの上限が決まる。このため、例え
ば凸部の上面の長さＡを２ＩＩＩＡとする場合、高さＢ
を１〜２ＡＩＩとなるように凸部を形成する。

３）第４図に示すように、Ｎ形半導体基板１の全面吟酸
化して第３ゲート絶縁膜６を形成し、第３ゲート絶縁１
１６の全面に多結晶シリコンをＣＶＤ法により形成し、
ＲＩＥ法により不用な多結晶シリコンを除去することで
アイソレーションゲート電極７およびセレクトゲート電
極８を形成する。

４）第５図に示すように、アイソレーションゲート電極
７およびセレクトゲート電極８の表面を酸化して層間絶
縁膜９を形成し、アイソレーションゲート電極７および
セレクトゲート電極８の外側のソース領域１０およびド
レイン領域１１を形成する部分の第３ゲート絶縁膜６を
除去後、第３ゲート絶縁膜６を除去した部分からＰウェ
ル２の中へＮ形不純物を拡散させてソース領域１０およ
びドレイン領域１１を形成する。

前記の工程で半導体記憶装置を製造すれば、半導体基板
上に第１ゲート電極領域を形成後、第１ゲート電極領域
が凸部の上面に残るように半導体基板に凸部を形成し、
半導体基板の凸部の側壁に向かい合わせに第２および第
３ゲート電極領域を形成するため、第１ゲート電極領域
を第２および第３ゲート電極領域に対して自己整合的に
形成することが可能となり、第２および第３ゲート電極
領ｉ１１ｗＩのマスク合わせ余裕が不用となる。したが
って、半導体記憶装置の微細化・高集積化を図ることが
できる。

第６図に第２の実施例を示す。第２の実施例は、第６図
に示したように第２ゲート電極領域の下側にソース領域
１０を形成し、第３ゲート電極領域の下側にドレイン領
域１１を形成したことを特徴としている。

ソース領域１０およびドレイン領域１１をおのおの第２
および第３ゲート電極領域の下側に形成したことにより
、ソース領域１０とドレイン領域１１の間隔をさらに狭
くすることが可能となり、半導体記憶装置の微細化・高
集積化を図ることができる。

次に、第２の実施例の製造方法を第７図・第８図に示す
図面に基づいて説明する。第７図・第８図は、第２の実
施例の製造工程を示す半導体記憶装置の断面図である。

Ｎ形半導体基板１内のＰウェル２表面にＲＩＥ法により
凸部を形成するまでの工程は、第１の実施例で示した工
程１）　、　２）と同じである。

３）第７図に示すように、Ｐウェル２表面の凸部の外側
にＮ形不純物を拡散しソース領域１０とドレイン領域１
１とを形成し、Ｎ形半導体基板１全面を酸化させて第３
ゲート絶縁膜６を形成する。

４）第８図に示すように、第３ゲート絶縁膜６表面に多
結晶シリコンをＣＶＤ法により形成後ＲＩＥ法により不
要部分の多結晶シリコンを除去してアイソレーションゲ
ート電極７およびセレクトゲート電極８を形成し、アイ
ソレーションゲート電極７およびセレクトゲート電極８
表面を酸化して層間絶縁膜９を形成する。

上記工程で製造した場合も、第１の実施例で示した工程
で製造した場合と同様の効果があり、半導体記憶装置の
微細化・高集積化を図ることができる。

第９図に第３の実施例を示す。第３の実施例は、Ｐ形不
純物領域であるＰウェル２の表面に凸部を設けたへ形半
導体基板１と、Ｎ形半導体基板１の凸部の側壁に向かい
合わせに形成された第３ゲート絶縁膜６とアイソレーシ
ョンゲート電極７およびセレクトゲート電極８よりなる
第２および第３ゲート電極領域と、Ｎ形半導体基板１の
凸部の上面にアイソレーションゲート電極７およびセレ
クトゲート電極８と一部オーバーラップさせて形成され
た第１ゲート絶縁膜３と第２ゲート絶縁膜４とストアゲ
ート電極５からなる第１ゲート電極領域と、ソース領域
１０と、ドレイン領域１１とからなる半導体記憶装置を
示している。

第３図の実施例の構造は、第１の実施例の構造とほとん
ど同じであり、Ｐウェル２内に形成されるチャネルが立
体となるため実効的チャネル長を変えることなくソース
領域１０とドレイン領域１１の間隔を狭くすることがで
きる。

また、第２の実施例のようにソース領域１０とドレイン
領域１１をおのおのアイソレーションゲート電極７とセ
レクトゲート電極８の下に形成すれば、第２の実施例と
同様の効果を得ることができる。

第１０図に第４の実施例を示す。第４の実施例は、Ｐ形
不純物領域であるＰウェル２の表面に溝（凹部）を設け
たＮ形半導体基板１と、Ｎ形半導体基板１の溝の１１１
壁に向かい合わせに形成された第３ゲート絶縁膜６とア
イソレーションゲート電極７およびセレクトゲート電極
８よりなる第２および第３ゲート電極領域と、Ｎ形半導
体基板１の溝の底にアイソレーションゲート電極７およ
びセレクトゲート電極８と一部オーバーラップさせて形
成された第１ゲート絶縁膜３と第２ゲート絶縁膜４とス
トアゲート電極５よりなる第１ゲート電極領域と、ソー
ス領域１０と、ドレイン領域１１とからなる半導体記憶
装置を示している。

第４の実施例は、第１・第２および第３ゲート電糧領域
をＮ形半導体基板１に設けた溝（凹部）に形成した構造
のため、Ｐウェル２内に形成されるチャネルが立体とな
るため実効的チャネル長を変えることなくソース領域１
０とドレイン領域１１の間隔を狭くすることができる。

また、この発明を具体的な実施例に基づいて説明したが
、前記の実施例に限定されるものでなく下記■〜■の如
くすることも可能である。

■　各半導体領域の導電形は、逆であってもよい。

■　各ゲート電極および第３ゲート絶縁膜の材料は使用
条件などにより適宜変更してもよい。

■　基板に形成されるチャネル部にしきい値制御のため
不純物を導入してもよい。

■　半導体記憶装置を基板上に複数形成する場合、半導
体基板の凸部は半導体記憶装置１個ごとに独立して形成
してもよいが、半導体記憶装置数個単位で形成してもよ
い。

■　半導体基板の凸部の側壁を半導体基板表面に対して
９０°に直立させた場合が最も効果的であった。しかし
ながら、第２および第３ゲート電極を半導体基板の凸部
に対して自己整合的に形成可能であれば９０°に直立し
ていなくともよい。

〔発明の効果〕

以上具体的な実施例に基づいて説明したように、表面に
凸部を持つ半導体基板と、半導体基板の凸部の上面に形
成した第１ゲート電極領域と、半導体基板の凸部の側壁
に向かい合わせに形成した第２および第３ゲート電極領
域とからなる構造としたため、ソース領域とドレイン領
域の間隔を狭くすることができ、半導体基板棒上の占有
面積を小さくできる。また、第１ゲート電極領域を半導
体基板表面に形成後第１ゲート電極領域を凸部上面に残
るように半導体基板に凸部を形成し、半導体基板凸部側
壁に向かい合わせに第２および第３ゲート電極領域を形
成する工程としたため、第１ゲート電極領域を第２およ
び第３ゲート電極領域に対して自己整合的に形成するこ
とができ第２および第３ゲート電極領域間のマスク合わ
せ余裕が不用となる。このため半導体記憶装置の微細化
・高集積化を図ることができるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例を示す断面図、 第２図〜第５図は、第１の実施例の製造工程を示す半導
体記憶装置の断面図、 第６図は、この発明の第２の実施例を示す断面図、 第７図、第８図は、第２の実施例の製造工程を示す半導
体記憶装置の断面図、 第９図は、この発明の第３の実施例を示す断面図、 第１０図は、この発明の第４の実施例を示す断面図、 第１１図は、従来図である。 １・・・Ｎ形半導体基板、２・・・Ｐウェル、３・・・
第１ゲー＝絶縁膜、４・・・第２ゲート絶縁膜、５・・
・ストアゲート電極、６・・・第３ゲート絶縁膜、７・
・・アイソレーションゲート電極、８・・・セレクトゲ
ート電極、９・・・層間絶縁膜、１０・・・ソース領域
、１１・・・ドレイン領域。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板にソース領域と、ドレイン領域と、第
   １、第２および第３ゲート電極領域とを有し、 前記第１ゲート電極領域で情報を記憶し、前記第２およ
   び第３ゲート電極領域で記憶されている情報の読み出し
   を行う半導体記憶装置において、表面に凸部を持つ半導
   体基板と、前記半導体基板の凸部の上面に形成した前記
   第１ゲート電極領域と、前記半導体基板の凸部の側壁に
   向かい合わせに形成した前記第２および第３ゲート電極
   領域とを有することを特徴とする半導体記憶装置。
2. （２）半導体基板にソース領域と、ドレイン領域と、第
   １、第２および第３ゲート電極領域とを有し、 前記第１ゲート電極領域で情報を記憶し、前記第２およ
   び第３ゲート電極領域で記憶されている情報の読み出し
   を行う半導体記憶装置の製造方法において、 前記半導体基板上に前記第１ゲート電極領域を形成する
   工程と、前記第１ゲート電極領域が凸部の上面に残るよ
   うに前記半導体基板に凸部を形成する工程と、前記半導
   体基板の凸部の側壁に向かい合わせに前記第２および第
   ３ゲート電極領域を形成する工程とを有することを特徴
   とする半導体記憶装置の製造方法。