JPH03283092A - ソーティング連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明（友　データベース処理において用いられるソー
ティン久　検索を高速に行うソーティング連想メモリ装
置に関連す４ 従来の技術 従来の連想メモリ装置として（よ　例えば電子通信学会
誌８６／７、Ｐ７４５−Ｐ２Ｓ５に動向が述べられてい
も　第１１図（ａ）ｉｔ　　この従来の連想メモリ装置
の全体構成＠　（ｂ）はメモリセルの構成図であも 第１１図（ａ）において、検索データ１００がメモリセ
ル１０１に入力されると、同一データを記憶していた行
に対応する複数の一致した検索結果１０３がアサートさ
れ　分離選択され１つだけ対応アドレス１０５が出力さ
れも　ここで、分離選択１０４は優先度付エンコーダ等
で行われも メモリセルは第１１図（ｂ）に示す様に　ＲＡＭセルの
記憶データと検索データのＥＮＯＲをとることで、一致
検出を行う。本図でｌ；ＬＩ＜＞Ｑの時ＪＱ　　Ｔ　ｒ
　ｔまたはＴｒ２がオンになってトランジスタＡを導通
し　一致検出線を引き落とす。

また　従来の連想メモリは検索はサポートする力（ソー
ティングまで行うものは見受けらなｔもソーティングに
関して、従来は専用のデータベースマシンを構築する力
＼　大型計算機でソフトウェアを用いて行う場合が多１
．％ また第１２図は従来のスイッチ回路の一部の論理回路図
であも　各信号線については　本発明の実施例の項で説
明する力交　点線で囲まれた部分４５が３人力１出力の
セレクタとして動作する。

発明が解決しようとする課題 しかしなが社　上記のような連想メモリ装置では次に示
す課題がある。

第一にメモリセル毎に付加回路を持つためＥ。

ハードウェア量が大きく、ＳＲＡＭの４倍程度の面積が
必要である。現在（１９９０年３月）では６４に−２５
６にビット程度が限界であム第二に複数一致した時の分
離選択のための回路構成が複雑であり、また離れた行間
での一致情報の伝達が必要であるので配線及びゲート共
に増大Ｌ　ハードウェア量の増加の可能性が太き（ｌ第
三番二　ソーティング機能がサポートされてないので、
これを基本動作の内の一つとするデータベースマシンへ
の適用は困難である。

第四に　ソフトウェアでは速度が遅く、また対象データ
の増大につれて著しく性能が低下する。

第五へ　従来技術によるスイッチ回路等で（戴トランジ
スタ数が多く、第１２図のセレクタ４５では２２トラン
ジスタを要し　ここでもハードウェアが増加する。

本発明はかかる点に鑑へ　ハードウェア量が少なく、検
索に加えて、ソーティング機能をサポートするソーティ
ング連想メモリ装置を提供することを目的とする。

課題を解決するための手段 本発明ζよ　メモリセルを行列状に配置し　制御線を列
方向へ　データ線を行方向に配し　各列単位でアクセス
するワードバラレ／ｋ　　ビットシリアル型のメモリセ
ルアレイと、 前記メモリセルアレイの列方向のアクセスするビット位
置を最上位から任意の位置まで順次指定するビットアド
レスデコーダと、 前記メモリセルアレイの各行毎に配置され　前記メモリ
アレイから読み出されたデータの増幅を行うセンスアン
プを列方向に配したセンスアンブタ１」と、 前記メモリセルアレイの各行毎に配置され　前記読みだ
しデータと外部参照データの大小比較を行う比較回路を
列方向に配した比較回路列と、前記メモリセルアレイの
各行毎に配置され　任意行の大小比較結果と前記任意行
の隣接行の優先度の高い方の大小比較結果をもとに前記
任意行の一致／不一致を判定する一致検出回路を列方向
に配した一致検出回路列と、 前記メモリセルアレイの各行毎に配置され　前言己任意
行、前記任意性の隣接行、外部参照データの内の１つを
選択するスイッチ回路を列方向に配したスイッチ回路列
を具備するソーティング連想メモリ装置であム さら鳳　本発明は比較回路列と一致検出回路列とスイッ
チ回路列を、ＰＭＯ８，ＮＭＯＳゲートを組み合わせて
実現したソーティング連想メモリ装置であも 作用 本発明におけるソーティング連想メモリ装置は前記した
構成により、検索及びソーティングを高速に実現する。

検索（よ　ビットアドレスデコーダにより指定されたビ
ット幅分についてビットシリアルに順次メモリセルアレ
イのデータを読みだし　外部参照データと比較す４　こ
こで、途中で不一致が一回でも発生するとプリチャージ
された負論理の一致線がローレベルに下がり、以降の比
較結果によらずローレベルのままとなも　またメモリセ
ル内でデータはソーティングされているので、離れた行
間で一致が発生することはなく自分より優先度の高い方
の隣接行の検索結果が一致であれは　自分は不一致を出
力し　さもなくば自分の検索結果を出力すも ソーティング限　ビットアドレスデコーダによりビット
シリアルに順次データを読みだして一回ラッチに格納し
　その後読みだした位置に次の規則に従ってデータを書
き込む。即ち記憶データに対して外部参照データより大
きい領域と小さい領域の間に外部参照データの挿入位置
を決めて、大きい領域については隣接する値の小さい方
のラッチデータを、挿入位置には外部参照データを、小
さい領域には自分のラッチデータを書き込む。

実施例 第１図は本発明の実施例におけるソーティングメモリ装
置の全体構成は　第２図は同実施例における１行分の構
成医　第３図は本発明の実施例における比較回路の回路
＠　第４図は同実施例における検索時の動作タイミング
医　第５図は本発明の実施例における一致検出回路の回
路医　第６図は同実施例における動作タイミング医　第
７図は本発明の実施例におけるスイッチ回路の回路医第
８図は同実施例中のセレクタの動作−覧医　第９図は同
実施例の動作説明＠　第１０図は同実施例におけるソー
ティング時の動作タイミング図であも 図中の信号線で＊は負論理を示す。これらにおいて、　
１はビットアドレスデコーダ−２はメモリセルアレイ、
　３はセンスアンプ５１上　４は比較回路５広　５は一
致検出回路列１６はスイッチ回路処１０はＱｎ　（メモ
リ出力）、　１１は＊Ｑｎ　（＊メモリ出力）、　１２
は＊Ｒ８Ｔ　（＊リセット信号）、１３は＊ＲＥＦ（＊
外部参照データ）、　１４はＲＥＦ　（外部参照データ
）、　１５は＊ＬＧｎ　（ｎ行の＊ＬＡＲＧＥ：　　メ
モリデータが外部参照データより大きい）、　１６は＊
ＳＬｎ　（ｎ行の＊　ＳＭＡＬＬ：　　メモリデータが
外部参照データより小さい）１７はＨＩＴｎ＋ｌ　　（
ｎ＋１行のヒツト：　メモリデータと外部参照データが
一致）、　１８は＊ＨＩＴｎ　（ｎ＋１行の＊ヒツト）
、　１９はＳ　ＲＨＥ（検索イネーブル）、２０は＊Ｈ
Ｒ／ＲＡ　（＊Ｈｉ　ｔ　−Ｒｏｗ／Ｒｏｗ−Ａｄ　ｒ
）、２１は＊ＨＣ（＊）（ｉ　ｔ−Ｃｏ　ｌ　ｕｍｎ）
、２２は＊５ＲＨＥ（＊検索イネーブル）、　２３はＬ
Ｅ（ラッチイネーブル）、　２４は＊Ｄ（＊入出力デー
タ）、　２６は５Ｌｎ（ｎ行のＳＭＡＬＬ）、２７はＱ
Ｌｎ　（ｎ行のラッチ出力）、　２９はＱＬｎ−１（ｎ
−１行のラッチ出力）、　３０は＊５Ｌｎ−１（ｎ−１
行の＊ＳＭＡＬＬ）、３１は５Ｌｎ−１（ｎ−１行のＳ
ＭＡＬＬ）、　３２はＷＴＥ　（ライトイネーブル）、
　３３はＣｏＩＮｎ　（ｎ行の一致信号）、４０はメモ
リセル４テ、　４１はセンスアンプ、４２は比較回廠　
４３は一致検出回路　４４はスイッチ回路　４５はセレ
クタ、　４６はラッチであも以上の様に構成された本発
明の実施例について、以下その動作を説明する。

まず全体的な動作について説明する。第１図は本発明の
実施例におけるソーティングメモリ装置の全体構成医　
第２図は１行分の構成図である。

第１図において、メモリアレイ２においては横方向を行
、縦方向を列として、　１つの行が１つのデータに対応
すム　通常のメモリで言うワードライン（制御線）は列
方向に　ビットライン（データ線）は行方向に走り、ビ
ットアドレスデコーダ１により、ＭＳＢよりＬＳＢに向
けて、順次データを読みだすいわゆるワードパラレル、
　ビットシリアル型の制御を基本とする。検索時に（戴
　読みだされたデータ（戴　センスアンプ列３で増幅さ
れ比較回路列４で外部参照データ（検索時は外部からの
入力データは検索データと呼ばれる場合が多い力（ソー
ティング時との統一のため以降外部参照データと呼ぶ）
との大小関係が比較され　さらに一致検出回路列５で一
致検出及び分離選択がおこなわれる。ソーティング時に
（よ　比較回路列４の結果により作用の項で述べたアル
ゴリズムに沿ってスイッチ回路列６でデータ選択を行ｕ
ｋ　　再びセンスアンプ列３で増幅したの板　メモリセ
ルアレイ２に書き込む。各ブロック間の具体的な信号線
を第２図に示す。詳しくは第３図以下と共に述べる力交
　規則的な配置が容品でＬＳＩに適した構成であム 続いて、比較回路について説明すも　第３図は本発明の
実施例における比較回路の回路＠　第４図は同実施例に
おける検索時の動作タイミング図である。以下の説明に
おいて、Ｐで始まるスイッチング素子はＰチャネルＭＯ
８ＦＥＴ、Ｎで始まるスイッチング素子はＮチャネルＭ
Ｏ３ＦＥＴであム　また　信号線は正論理　負論理が混
在しているので、活性化（電位が正論理で〕＼イレベル
、負論理でローレベル）の時アサート、さもなくばネゲ
ートと表現する。

まず、初期化のた＆　　＊Ｒ３Ｔ１２をアサートして、
Ｐ１、Ｐ２をオンにして＊ＬＧｎ　１５、＊５Ｌｎ１６
の電位をハイに引き上げる。続いて、＊Ｒ３Ｔ１２をネ
ゲートした後、比較動作に入る。

２相クロツクに同期して、ＱｎｌＯ１＊Ｑｎ１１、ＲＥ
Ｆ１４、＊ＲＥＦ１３をＮ６、Ｎ５、Ｎ３、Ｎ４のゲー
トに与える。ここで、クロック０でメモリをイコライズ
し　クロック１でワードラインアサート、センスアンプ
活性化を行う。ＣＯではＱｎ＝ＲＥＦ＝１なので、Ｎ４
、Ｎ５がオフテあり、またＣ１ではＱｎ＝ＲＥＦ＝Ｏな
ので、Ｎ３、Ｎ６がオフであるので、＊ＬＧｎ　１５、
＊５Ｌｎ１６共にハイのままである。Ｃ２でＱｎ＝　０
、ＲＥＦ＝１即ちＱ＜ＲＥＦとなるとＮ３、Ｎ５がオン
になり＊ＳＬｎ　１６をローに引き落とす。これにより
、Ｎ２がオフになるので、以降＊ＬＧｎ　１５はハイの
ままである（例えばＣ３でＮ４、Ｎ６がオン）。上位か
ら比較するので、これでメモリデータと外部参照データ
の大小関係が比較できる。

ま？＝＊ＬＧｎ１５、＊５Ｌｎ１６が共にハイのままで
あれ（戴　一致を示す。

実際のデータベース検索時ｉ；！、ＭＳＢ側の所定ビッ
ト幅にキー　残りに連想されるデータ（データベース上
のアドレス等）を配し　キー分のみの比較により所望の
連想アクセスを実現する。

次４ニー、致検社　分離選択について説明する。

第５図は本発明の実施例における一致検出回路の回路医
　第６図は同実施例における動作タイミング図であム メモリ内のデータはソーティングされた状態と仮定する
（ソーティング原理は次節で説明する）。

先に述べた大小比較中は５ＲＨＥ１９をネゲートし　＊
ＨＩＴｎ１８をプリチャージすム　＊ＬＧｎ１５、＊Ｓ
Ｌｎ　１６が確定したの一！に、、５ＲＨＥ１９をパル
スで与える。一致時にはＮ１１、Ｎ１２がオンなので、
＊ＨＩＴｎ１８かローに下がる。

しかし　ここで優先度の高い方向（ここでは一つ上のワ
ード）でも一致が発生した場合、＊ＨＩＴ。・１１７が
アサートさｈ　　Ｎ１４をオフにして、＊ＨＩＴｎ１８
のインバータＩＮＶ１０への伝達を防ぐので、結局ＩＮ
Ｖ１０の出力Ｃ０ＩＮｎはローのままである。ソーティ
ングされているので、離れて一致が発生することはなく
、一つ上の行のみに着目すればよ（−な耘　この一連の
動作でＩＮＶ１０の入力がハイよりやや落ちる可能性が
あるので、　ＩＮＶ１０のしきい値を低くすることで動
作は確実になる。

また　優先度の高い方向に一致がない時Ｌｔ、、　　Ｃ
０ＩＮｎ３３により、Ｎ１５、Ｎ１６をオンにして、あ
らかじめプリチャージされた＊ＨＣ２１、＊ＨＲ／ＲＡ
　２０をローに引き落とす（アサート）。＊ＨＲ／ＲＡ
はハードウェア削減のために＊ＨＲ（行方向の一致出力
）とＲＡ（データを読みだす時の行方向アドレス入力）
を兼用した双方向信号であり、ここで＋ｉ＊ＨＲの意味
を持つ出力信号であも　ここで同時にＮ１３をオンにし
て、＊ＳＬｎ　１６　　（＊ＬＧｎ　１５でも可）をロ
ーニ落とすことで、一致状態を解除すも　第６図＋ｉｃ
。

でｎ＋１で一致、Ｃ１でｎで−ｉ　　Ｃ２以降でさらに
ｎ−１以下の一致性の有無を調べる様子を示す。これら
の動作１友　５ＲＨＥ１９を一致性がなくなるまでパル
スで繰り返し与えることで実現すム 最後鳳　ソーティング動作について説明すも第７図は本
発明の実施例におけるスイッチ回路の回路医　第８図は
同実施例中のセレクタの動作−覧医　第９図は同実施例
の動作説明医　第１０図は同実施例におけるソーティン
グ時の動作タイミング図であム メモリデータ（Ｑｉ）と外部参照データ（ＲＥＦｉ）を
ＭＳＢから順次比較すム　Ｑｉ＝ＲＥＦｉの間は読みだ
したメモリデータを一行上に転送書き込みを続（す、Ｑ
ｉ＜ＲＥＦｉが判明した場合へ　読みだした自分自身の
メモリデータを再び書き込むと共に一行上に外部参照デ
ータが書き込まれるようにす７ｈ　　Ｑｉ＞＝ＲＥＦｉ
の場合はメモリデータを一行上への転送書き込みを続け
る。これを実現する回路が第７図のセレクタ４５であり
、動作テーブルで表現すると第８図になる。５Ｌｎ＝１
の時は自分自身のデータＱＬｎを書き込む。

５ｊｎ＝０，５Ｌｎ−＋＝　１の時は外部参照データを
書き込ｔｏ　　Ｓ　Ｌ　ｎ　＝　Ｏ、Ｓ　Ｌ　ｎ−＋＝
　Ｏの時は一行下のデータを書き込む。

３ビツトの場合について、原理を第９図で示す。

図屯　／の前後は比較によるデータの変化を表もここで
（ｂ）で３ビツトの最上Ｕ（Ｃ）で３ビツトの中ｕ　　
（ｄ）で３ビツトの最下位の比較を行う。　（ａ）にお
けるー・二番目の行はずっとＱｉ＞Ｒｉなので、−打上
に転送すム　三番目の行１１（ｃ）でＱｉ＜Ｒｉが判明
するので自分自身の値を書き込むと共に一行上に外部参
照データが書き込まれるようにする。

第７図で具体的に説明すも まずソーティング以外に関連するゲートについて簡単に
説明すも 検索時、Ｐ２Ｏは＊５ＲＨＥ２２のアサートによりオン
となり、インバータｌＮＶ２Ｏ出力をローにしてＮ２１
をオフにする。これで、プリチャージされている＊ＨＲ
／ＲＡ２０によりＮ２２がオンした時で５　　＊０２４
はノ１イインピーダンス状態である。

また　メモリ読みだし時は　センスアンプ経由で読みだ
された＊Ｑｎ　１１がラッチ４６経由でＮ２１のゲート
に印加され　対象ワードの＊ＨＲ／ＲＡ２０がハイにア
サートされることで＊Ｄ２４に読みだ入れる。ここで、
＊ＨＲ／ＲＡ２０は行アドレスを示す入力信号と考えも ソーティングの場合は４相クロツクで動作しクロックＯ
と３はメモリのイコライズ、　１は読みｉごし及び比較
、　３は書き込みである。　（第１０図）クロック１で
メモリセルから読みだされたデータ＊Ｑｎ１１はラッチ
４６のイネーブル信号であるＬＥ２３はクロック１の間
アサートされるので、ラッチ４６に格納される。また　
センスアンプはクロック１にやや遅れて活性化される。

また読みだしデータが確定したタイミング（クロック１
の後半）を見計らって正及び負の外部参照データＲＥＦ
１４、＊ＲＥＦ１３がパルスで与えられる。

これにより比較結果を示す信号（＊５Ｌｎ１６等）、ラ
ッチ４６の出力ＱＬｎ２７が次のクロック１まで確定し
　セレクタ４５の経路が決まる。

外部参照データはパルスで与えられるＲＥＦｉ４の他に
　レベルで＊Ｄ２４にも与えられ　これは少なくともク
ロック３の間は確定していもセレクタ４５（よ　＊５Ｌ
ｎ１６アサートにより、これがインバータｌＮＶ２Ｏ出
力でＮ　２７をオンにし　自分の出力データＱＬｎ２７
を選択する。

ま？、：、＊５Ｌｎ１６ネゲート時、ＳＬロー＋３１の
ネゲート時はＮ２３をオンにして外部参照データ＊Ｄ２
４をインバータＩＮＶ２１で正論理にしたデータを選択
すも　＊５Ｌｎ１６ネゲート時、　５Ｌ＝−＋３１のア
サート時はＮ２４をオンにして一行下のデータＱＬｎ−
１２９を選択すも　選択されたデータ１ｉＷＴＥ３２が
クロック３の間アサートされることで、ＱｎｌＯに印加
され　少し遅れてセンスアンプを活性化して、メモリに
書き込む。これで、第８図の動作が実現することになム
　第１０図において、ＣＯはＱ　Ｌ　ｎ−１、Ｃ１は＊
Ｄ、Ｃ２はＱ、Ｌｎを書き込む場合のタイミングチャー
トである。

以上述べてきた様に本実施例で（よ　検索（複数一致時
の分離選択を含む）及びソーティング機能を連想メモリ
上で実現すも　実施例中で示した回路構成によりハード
ウェア量は非常に少な（ｌ　メモリセル毎の付加回路は
不要であり、周辺回路についてＬ　例えば従来のＣＭＯ
８で２２トランジスタ要したスイッチ回路のセレクタ４
５部分カ僅カ５トランジスタに削減されている。メモリ
セルにＤＲＡＭを用いたとして現在（１９９０年３月）
のＬＳＩ技術で４Ｍビット程度の集積が可能であａ　こ
れ：友　従来のソーティング機能を持たない連想メモリ
に比べてＬ　　１６−６４倍の容量である。

またハードウェアで実現するので、大型計算機上のソフ
トウェアに比べても大幅（１−２桁以上）に速度は速く
、検索で６．３ＭＢｙｔｅ／ｓ、ソーティングで３．１
ＭＢｙｔｅ／ｓ程度が実現可能であａ　しかもソーティ
ング時、対象とするデータ数増大に対する性能劣化の割
合はリニアであり、この点でもソフトウェアにくらべ飛
躍的に優れていも 発明の効果 以上述べてきたように　本発明におけるソーティング連
想メモリ装置は検索（複数一致時の分離選択を含む）、
及びソーティング機能を大容量の連想メモリ上で高速に
実現すも データベースにおける大規模イＬ　　高速化の要求が増
大していく中で、本発明の実用的効果はきわめて大きい
ものかあム

【図面の簡単な説明】

第１図は本発明の実施例におけるソーティングメモリ装
置の全体構成医　第２図は同実施例における１行分の構
成医　第３図は本発明の実施例における比較回路の回路
＠　第４図は同実施例における検索時の動作タイミング
＠　第５図は本発明の実施例における一致検出回路の回
路図　第６図は同実施例における動作タイミング＠　第
７図は本発明の実施例におけるスイッチ回路の回路１第
８図は同実施例中のセレクタの動作−覧医　第９図は同
実施例の動作説明図　第１０図は同実施例におけるソー
ティング時の動作タイミング図で善玉　　第１１図（ａ
）は従来の連想メモリ装置の全体構成医　同図（ｂ）は
メモリセルの構成１第１２図は従来のスイッチ回路の一
部の論理回路図であム ト・・ビットアドレスデコータｚ　２・・・メモリセル
アレイ、　３・・・センスアンプ舛　４・・・比較回路
夕ｌ上５・・・一致検出回路夕１上　６・・・スイッチ
回路夕１上　１０・・・Ｑｎ（メモリ出力）、　１１・
・・＊Ｑｎ　（＋メモリ′出力）、　１２・・・＊Ｒ８
Ｔ　（＊リセット信号）、　１３・・・＊ＲＥＦ　（＊
外部参照データ）、　１４・・・ＲＥＦ（外部参照デー
タ）、　１５・・・＊ＬＧｎ　（ｎ行の＊ＬＡＲＧＥ：
　メモリデータが外部参照データより大きい）、　１６
−＊５Ｌｎ（ｎ行の＊ＳＭＡＬＬ：　メモリデータが外
部参照データより小さい）、１７・・・ＨＩＴ、・＋（
ｎ＋１行のヒツト：　メモリデータと外部参照データが
一致）、　１８・・・’＋’ＨＩＴｎ（ｎ＋１行の＊ヒ
ツト）、　１９−３ＲＨＥ（検索イネーブル）、　２０
・・・＊ＨＲ／ＲＡ　（＊Ｈｉ　ｔＲｏｗ／Ｒｏｗ−Ａ
ｄ　ｒ）、　２１−ＩＨｃ　（＊Ｈ１ｔ−Ｃｏｌｕｍｎ
）、２２−＊５ＲＨＥ　（＊検索イネーブル）、　２３
・・・ＬＥ（ラッチイネーブル）２４−４Ｄ（＊入出力
データ）、　２６−　Ｓ　Ｌ　ｎ（ｎ行のＳＭＡＬＬ）
、　２７・　ＱＬｎ（ｎ行のラッチ出力）、　２９−Ｑ
Ｌ１１−＋　（ｎ　　１行のラッチ出力）、３（１・・
＊ｓＬ−＋（ｎ　　１行の＊ＳＭＡＬＬ）３１”・ＳＬ
−＋（ｎ　　１行のＳＭＡＬＬ）、　３２・・・ＷＴＥ
　（ライトイネーブル）、　３３・・・ＣＯＩＮｎ　（
ｎ行の一致信号）、４０・・・メモリセル行、　４１・
・・センスアンプ、　４２・・・比較回１１１　　４３
・・・一致検出回肱　４４・・・スイッチ回路　４５・
・・セレク久４６・・・ラッチ。

Claims (4)

【特許請求の範囲】
1. （１）メモリセルを行列状に配置し、制御線を列方向に
   、データ線を行方向に配し、各列単位でアクセスするワ
   ードパラレル、ビットシリアル型のメモリセルアレイと
   、 前記メモリセルアレイの列方向のアクセスするビット位
   置を最上位から任意の位置まで順次指定するビットアド
   レスデコーダと、前記メモリセルアレイの各行毎に配置
   され、前記メモリアレイから読み出されたデータの増幅
   を行うセンスアンプを列方向に配したセンスアンプ列と
   、 前記メモリセルアレイの各行毎に配置され、前記読みだ
   しデータと外部参照データの大小比較を行う比較回路を
   列方向に配した比較回路列と、前記メモリセルアレイの
   各行毎に配置され、任意行の大小比較結果と前記任意行
   の隣接行の優先度の高い方の大小比較結果をもとに前記
   任意行の一致／不一致を判定する一致検出回路を列方向
   に配した一致検出回路列と、前記メモリセルアレイの各
   行毎に配置され、前記任意行、前記任意行の隣接行、外
   部参照データの内の１つを選択するスイッチ回路を列方
   向に配したスイッチ回路列を具備するソーティング連想
   メモリ装置。
2. （２）２つの入出力端子と制御端を備え、制御端が可の
   時に２つの端子間が導通状態になるスイッチング素子を
   ８個備え、それらをＰ１、Ｐ２、Ｎ１、Ｎ２、Ｎ３、Ｎ
   ４、Ｎ５、Ｎ６とすると、Ｐ１とＰ１の第一の端子を第
   一の電源に接続し、Ｐ１とＰ２の制御端をリセット信号
   に接続し、Ｐ１の第二の端子をＮ１の第一の端子に、Ｐ
   ２の第二の端子をＮ２の第一の端子に接続し、 Ｎ１の第二の端子をＮ３の第一の端子に、Ｎ３の第二の
   端子をＮ５の第一の端子に、Ｎ２の第二の端子をＮ４の
   第一の端子に、Ｎ４の第二の端子をＮ６の第一の端子に
   それぞれ接続し、Ｎ５とＮ６の第二の端子を第二の電源
   に接続し、Ｐ１とＮ１の接続点をＮ２の制御端に接続し
   て第一の出力とし、 Ｐ２とＮ２の接続点をＮ１の制御端に接続して第二の出
   力とし、Ｎ３の制御端に第一の入力を、Ｎ４の制御端に
   第一の入力の反転を、Ｎ５の制御端に第二の入力の反転
   を、Ｎ６の制御端に第二の入力をそれぞれ接続した比較
   回路を用いてなる特許請求の範囲第１項記載のソーティ
   ング連想メモリ装置
3. （３）２つの入出力端子と制御端を備え制御端がハイレ
   ベルの時に２つの端子間が導通状態になるスイッチング
   素子を７個備え、それらをＮ１０、Ｎ１１、Ｎ１２、Ｎ
   １３、Ｎ１４、Ｎ１５、Ｎ１６とし、 ２つの入出力端子と制御端を備え、制御端がローレベル
   の時に２つの端子間が導通状態になるスイッチング素子
   を２個備え、それらをＰ１０、Ｐ１１とすると、 Ｐ１０の第一の端子を第一の電源に、Ｐ１０の第二の端
   子をＮ１０の第一の端子に、Ｎ１０の第二の端子をＮ１
   １の第一の端子に、Ｎ１１の第二の端子をＮ１２の第一
   の端子に、Ｎ１２の第二の端子を第二の電源に接続し、 第一の入力をＰ１０とＮ１０の制御端に接続し、第二の
   入力をＮ１１の制御端に接続し、第三の入力をＮ１２の
   制御端に接続し、 Ｐ１０とＮ１０の接続点をＮ１４の第一の端子に接続し
   て、これを第一の出力とし、 Ｎ１４の第二の端子をインバータの入力とＰ１１の第一
   の端子に、Ｐ１１の第二の端子を前記第一の電源に接続
   し、第四の入力をＮ１４とＰ１１の制御端に接続し、Ｎ
   １３の制御端に前記インバータの出力を、第一の端子に
   前記第二の電源を、第二の端子に前記第二または第三の
   入力を接続し、前記インバータの出力をＮ１５とＮ１６
   の制御端に、Ｎ１５とＮ１６の第一の端子を前記第二の
   電源に接続し、Ｎ１５の第二の端子を第二の出力、Ｎ１
   ６の第二の端子を第三の出力とする一致検出回路を用い
   てなる特許請求の範囲第１項記載のソーティング連想メ
   モリ装置
4. （４）２つの入出力端子と制御端を備え、制御端がハイ
   レベルの時に２つの端子間が導通状態になるスイッチン
   グ素子を８個備え、それらをＮ２０、Ｎ２１、Ｎ２２、
   Ｎ２３、Ｎ２４、Ｎ２５、Ｎ２６、Ｎ２７とし、 ２つの入出力端子と制御端を備え、制御端がローレベル
   の時に２つの端子間が導通状態になるスイッチング素子
   を２個備え、それらをＰ２０、Ｐ２１とし、 １１個の入力を備えそれらをＩ１、Ｉ２、Ｉ３、Ｉ４、
   Ｉ５、Ｉ６、Ｉ７、Ｉ８、Ｉ９、Ｉ１０、Ｉ１１とする
   と、Ｉ１をＮ２０の第一の端子に、Ｉ２をＰ２０の制御
   端に、Ｉ３をＮ２０の制御端にそれぞれ接続し、Ｐ２０
   の第一の端子とＰ２１の第一の端子を第一の電源に接続
   し、Ｐ２０の第二の端子とＮ２０の第二の端子とＰ２１
   の第二の端子を共通に接続して第一のインバータに入力
   し、 前記第一のインバータの出力をＮ２１とＰ２１の制御端
   に接続し、Ｎ２１の第一の端子をＮ２２の第一の端子に
   、Ｎ２１の第二の端子を第二の電源にＮ２２の制御端を
   Ｉ４に、Ｉ５とＮ２２の第二の端子と第二のインバータ
   の入力を共通にそれぞれ接続し、前記第二のインバータ
   の出力をＮ２３の第一の端子にＮ２３の制御端にＩ６を
   、Ｎ２３の第二の端子とＮ２４の第一の端子とＮ２５の
   第一の端子を共通に、Ｎ２４の第二の端子にＩ７をＮ２
   ４の制御端にＩ８をそれぞれ接続し、 Ｎ２５の第二の端子とＮ２６の第一の端子とＮ２７の第
   一の端子を共通に、Ｎ２５の制御端をＩ９に、Ｎ２６の
   第二の端子をＩ１０に、Ｎ２６の制御端をＩ１１に、Ｎ
   ２７の第二の端子を前記第一のインバータの出力に、Ｉ
   ９を第三のインバータの入力に、前記第三のインバータ
   の出力をＮ２７の制御端にそれぞれ接続し、前記第一の
   インバータ出力を第一の出力、Ｉ９を第二の出力、前記
   第三のインバータ出力を第三の出力としたスイッチ回路
   を用いてなる特許請求の範囲第１項記載のソーティング
   連想メモリ装置。