JPH03276765A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH03276765A JPH03276765A JP7810890A JP7810890A JPH03276765A JP H03276765 A JPH03276765 A JP H03276765A JP 7810890 A JP7810890 A JP 7810890A JP 7810890 A JP7810890 A JP 7810890A JP H03276765 A JPH03276765 A JP H03276765A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は耐放射線性を有するＭＩＳ型半導体集積回路の
製造方法に関し、特に放射線照射によるしきい値変動の
少ないＭＩＳトランジスタの製造方法に関する。
製造方法に関し、特に放射線照射によるしきい値変動の
少ないＭＩＳトランジスタの製造方法に関する。
従来、この種の半導体集積回路に用いられるＭＯＳトラ
ンジスタは第３図に示すような製造方法がとられていた
。
ンジスタは第３図に示すような製造方法がとられていた
。
同図はＮチャネルＭＯ８トランジスタの製造工程の一部
を抜き出した例であり、まずシリコン基板３１にゲート
酸化膜３２を３００人程変形成した後第３図（ａ）に示
すようにトランジスタのしきい値電圧制御用のＰ型不純
物導入チャネルドープを行う。これには従来のボロンが
使われ、例えば３０ｋｅＶのエネルギーでＩ Ｘ １０
１２ｃｍ−２程度のドーズ量で注入する。次にゲート電
極３４をフォトリングラフィ技術、エツチング技術を用
いて形成しく第３図（ｂ））、しかる後にゲート電極３
４をマスクにｎ型不純物例えばヒ素を７０ｋｅＶ、５Ｘ
１０１５ｃｍ−２程度注入してソース・ドレイン領域３
４を形成する。
を抜き出した例であり、まずシリコン基板３１にゲート
酸化膜３２を３００人程変形成した後第３図（ａ）に示
すようにトランジスタのしきい値電圧制御用のＰ型不純
物導入チャネルドープを行う。これには従来のボロンが
使われ、例えば３０ｋｅＶのエネルギーでＩ Ｘ １０
１２ｃｍ−２程度のドーズ量で注入する。次にゲート電
極３４をフォトリングラフィ技術、エツチング技術を用
いて形成しく第３図（ｂ））、しかる後にゲート電極３
４をマスクにｎ型不純物例えばヒ素を７０ｋｅＶ、５Ｘ
１０１５ｃｍ−２程度注入してソース・ドレイン領域３
４を形成する。
このようなトランジスタに電離性放射線を照射するとゲ
ート酸化膜中に電子−正孔対が発生し、移動度の大きな
電子はゲート電極あるいはシリコン基板に逃げていくが
、正孔は、あるいは正孔が酸化膜中の水素等と結合した
結果としての正イオンは酸化膜中を比較的ゆっくり移動
し、それらがシリコン−酸化膜界面に到達する際に界面
に存在しているシリコン−水素の結合を切って界面準位
を発生させ、同時に界面近傍の正孔トラップには正孔が
捕られ酸化膜中に正の固定電荷を生ぜしめる。そしてそ
の結果としてトランジスタ特性の変更が生じる。通常、
耐放射線性を向上させるためには、ゲート酸化膜の膜質
向上、すなわち放射線被曝後の界面準位発生の少ない、
かつ正孔トラップの少ない膜形成のためゲート酸化膜度
の低温化およびその後の熱処理の低温化が行われ、従来
９０ｃｍ程度の温度での処理が試みられている。
ート酸化膜中に電子−正孔対が発生し、移動度の大きな
電子はゲート電極あるいはシリコン基板に逃げていくが
、正孔は、あるいは正孔が酸化膜中の水素等と結合した
結果としての正イオンは酸化膜中を比較的ゆっくり移動
し、それらがシリコン−酸化膜界面に到達する際に界面
に存在しているシリコン−水素の結合を切って界面準位
を発生させ、同時に界面近傍の正孔トラップには正孔が
捕られ酸化膜中に正の固定電荷を生ぜしめる。そしてそ
の結果としてトランジスタ特性の変更が生じる。通常、
耐放射線性を向上させるためには、ゲート酸化膜の膜質
向上、すなわち放射線被曝後の界面準位発生の少ない、
かつ正孔トラップの少ない膜形成のためゲート酸化膜度
の低温化およびその後の熱処理の低温化が行われ、従来
９０ｃｍ程度の温度での処理が試みられている。
また、シリコン−酸化膜界面におけるシリコン水素結合
は放射線被爆後の特性変動を抑えるためにはできるだけ
少なくしたが、一般的なＭＯ８型集積回路の製造におい
ては、種々の工程で水素あるいは水蒸気雰囲気での熱処
理が不可欠であり、上記の結合を減らすことは実際的に
は困難である。
は放射線被爆後の特性変動を抑えるためにはできるだけ
少なくしたが、一般的なＭＯ８型集積回路の製造におい
ては、種々の工程で水素あるいは水蒸気雰囲気での熱処
理が不可欠であり、上記の結合を減らすことは実際的に
は困難である。
上述のように従来の耐放射線ＭＯ８トランジスタの製造
方法においては、ゲート酸化およびその後の熱処理温度
の低温化が試みられているものの、イオン注入法で形成
したソース・ドレイン領域の不純物活性化の熱処理を考
慮すると実用的には９００℃より低い温度での熱処理は
困難であり、酸化膜中の正孔トラップ数を減少させるに
も限度がある。また、トランジスタ形成後の配線工程に
おける水素、水蒸気を含む雰囲気での熱処理により多数
のシリコン−水素結合が存在する。これらの原因によっ
て放射線被曝後に酸化膜中の正電荷増加を界面準位増加
が生じ、トランジスタのしきい値電圧の大きな変動が生
じるという欠点があった。
方法においては、ゲート酸化およびその後の熱処理温度
の低温化が試みられているものの、イオン注入法で形成
したソース・ドレイン領域の不純物活性化の熱処理を考
慮すると実用的には９００℃より低い温度での熱処理は
困難であり、酸化膜中の正孔トラップ数を減少させるに
も限度がある。また、トランジスタ形成後の配線工程に
おける水素、水蒸気を含む雰囲気での熱処理により多数
のシリコン−水素結合が存在する。これらの原因によっ
て放射線被曝後に酸化膜中の正電荷増加を界面準位増加
が生じ、トランジスタのしきい値電圧の大きな変動が生
じるという欠点があった。
本発明の耐放射線性ＭＩＳ型半導体集積回路の製造方法
は、第１の導電型のシリコン半導体基板または半導体基
板上に形成した島状領域上に形成されるＭＩＳトランジ
スタのしきい値電圧制御を、２弗化ボロンのイオン注入
を用いて行うことを特徴とする。
は、第１の導電型のシリコン半導体基板または半導体基
板上に形成した島状領域上に形成されるＭＩＳトランジ
スタのしきい値電圧制御を、２弗化ボロンのイオン注入
を用いて行うことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の製造工程断面図である。
まず、シリコン基板１１にゲート酸化膜１２を例えば３
００人程変形成した後にトランジスタのチャネルドープ
を行う。このときイオン注入ソースとしては２弗化ボロ
ン（Ｂ Ｆ２）を用い例えば５０ｋｅＶ程度でＩ Ｘ
１０１２ｃｍ−２程度注入し、チャネルドープ領域１３
を形成する。Ｂ Ｆ ２はゲート酸化膜を通して注入さ
れるため、酸化膜中にもＢＦ２が蓄積される。続いて同
図（ｂ）のようにゲート電極１４を形成し、さらにゲー
ト電極をマスクにしてソース・ドレイン領域１５をイオ
ン注入で形成したのが同図（ｃ）である。この後ソース
・ドレイン領域の不純物活性化のための熱処理を窒素中
９００℃で１時間程度実施する。この際シリコン−酸化
膜界面ではシリコンの未配位結合（ダンクリンクボルド
）が酸化膜中のフッ素と結合し、シリコン−フッ素結合
を多数形成する。シ゛へ５− リコンーフッ素結合はシリコン−水素結合に比へ結合力
が強いため後の配線工程での水素雰囲気での熱処理によ
ってもシリコン−水素結合に置換されることはない。ま
た、このように製造したＭＯＳトランジスタに放射線を
照射した場合、シリコンフッ素結合の結合力の強さから
界面準位の発生が抑えられ同時に、結合の切れたイオン
に起因すると思われる酸化膜中の正孔トラップ増加も抑
えられるため、界面準位増加量も酸化膜中の正電荷増加
量も少なくなる。
００人程変形成した後にトランジスタのチャネルドープ
を行う。このときイオン注入ソースとしては２弗化ボロ
ン（Ｂ Ｆ２）を用い例えば５０ｋｅＶ程度でＩ Ｘ
１０１２ｃｍ−２程度注入し、チャネルドープ領域１３
を形成する。Ｂ Ｆ ２はゲート酸化膜を通して注入さ
れるため、酸化膜中にもＢＦ２が蓄積される。続いて同
図（ｂ）のようにゲート電極１４を形成し、さらにゲー
ト電極をマスクにしてソース・ドレイン領域１５をイオ
ン注入で形成したのが同図（ｃ）である。この後ソース
・ドレイン領域の不純物活性化のための熱処理を窒素中
９００℃で１時間程度実施する。この際シリコン−酸化
膜界面ではシリコンの未配位結合（ダンクリンクボルド
）が酸化膜中のフッ素と結合し、シリコン−フッ素結合
を多数形成する。シ゛へ５− リコンーフッ素結合はシリコン−水素結合に比へ結合力
が強いため後の配線工程での水素雰囲気での熱処理によ
ってもシリコン−水素結合に置換されることはない。ま
た、このように製造したＭＯＳトランジスタに放射線を
照射した場合、シリコンフッ素結合の結合力の強さから
界面準位の発生が抑えられ同時に、結合の切れたイオン
に起因すると思われる酸化膜中の正孔トラップ増加も抑
えられるため、界面準位増加量も酸化膜中の正電荷増加
量も少なくなる。
第２図は本発明の実施例２の製造工程断面図である。
まず、シリコン基板にＢＦ２のイオン注入を５０ｋｅＶ
、 ２ Ｘ １０１２ｃｍ−２程度注入し基板上にチャ
ネルドープ領域２２を形成する。続いて９００℃酸素雰
囲気で熱処理し、ゲート酸化膜を成長させる（第２図（
ｂ））。この際、ＢＦ２導入により基板中に含まれてい
たフッ素がシリコンの表面結合を埋め、シリコン−フッ
素結合を形成する。この実施例ではチャネルドープして
゛からゲート酸化膜］ぺ６一 を成長するため後の熱処理がなくてもシリコン−フッ素
結合が形成されるという利点がある。すなわち、後の熱
処理条件は独立に設定できる利点がある。
、 ２ Ｘ １０１２ｃｍ−２程度注入し基板上にチャ
ネルドープ領域２２を形成する。続いて９００℃酸素雰
囲気で熱処理し、ゲート酸化膜を成長させる（第２図（
ｂ））。この際、ＢＦ２導入により基板中に含まれてい
たフッ素がシリコンの表面結合を埋め、シリコン−フッ
素結合を形成する。この実施例ではチャネルドープして
゛からゲート酸化膜］ぺ６一 を成長するため後の熱処理がなくてもシリコン−フッ素
結合が形成されるという利点がある。すなわち、後の熱
処理条件は独立に設定できる利点がある。
以上説明したように、本発明はＭＯＳトランジスタのチ
ャネルドープにＢＦ２のイオン注入を利用することによ
り、シリコン−酸化膜界面にシリコン−フッ素結合を多
数形成しその結果として放射線被曝後の界面準位発生お
よび酸化膜中の正電荷の発生を少なくし、しきい値電圧
変動を抑制できる効果がある。
ャネルドープにＢＦ２のイオン注入を利用することによ
り、シリコン−酸化膜界面にシリコン−フッ素結合を多
数形成しその結果として放射線被曝後の界面準位発生お
よび酸化膜中の正電荷の発生を少なくし、しきい値電圧
変動を抑制できる効果がある。
第１図（ａ）〜（ｃ）、第２図（ａ）〜（ｃ）は本発明
のＭＯＳトランジスタの製造工程断面図、第３図（ａ）
〜（Ｃ）は従来のＭＯＳトランジスタの製造工程断面図
である。 １１．２１．３１・・・・・・シリコン基板、１２゜２
３．３２・・・・・・ゲート酸化膜、１３，２２．３３
・・・チャネルドープ領域、 １４゜ ２４゜ ３４・・ ゲート電極、 １５゜ ２５゜ ３５・・・・・ ン ス・ドレ イン領域。
のＭＯＳトランジスタの製造工程断面図、第３図（ａ）
〜（Ｃ）は従来のＭＯＳトランジスタの製造工程断面図
である。 １１．２１．３１・・・・・・シリコン基板、１２゜２
３．３２・・・・・・ゲート酸化膜、１３，２２．３３
・・・チャネルドープ領域、 １４゜ ２４゜ ３４・・ ゲート電極、 １５゜ ２５゜ ３５・・・・・ ン ス・ドレ イン領域。
Claims (1)
- 第１の導電型のシリコン基板または半導体基板上に形
成した島状領域上に形成されるＭＩＳトランジスタのし
きい値電圧の制御を、２弗化ボロンのイオン注入を用い
て行うことを特徴とするＭＩＳ型半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7810890A JPH03276765A (ja) | 1990-03-27 | 1990-03-27 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7810890A JPH03276765A (ja) | 1990-03-27 | 1990-03-27 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276765A true JPH03276765A (ja) | 1991-12-06 |
Family
ID=13652694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7810890A Pending JPH03276765A (ja) | 1990-03-27 | 1990-03-27 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397718A (en) * | 1992-02-21 | 1995-03-14 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing thin film transistor |
| KR100816209B1 (ko) * | 2006-08-28 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 디바이스용 옥사이드의 특성 개선 방법 |
-
1990
- 1990-03-27 JP JP7810890A patent/JPH03276765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397718A (en) * | 1992-02-21 | 1995-03-14 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing thin film transistor |
| KR100816209B1 (ko) * | 2006-08-28 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 디바이스용 옥사이드의 특성 개선 방법 |
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