JPH03265931A - 命令取出し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ処理装置において命令キャッシュメモ
リから分岐先命令を取り出すための命令取り出し方式に
関するものである。

〔従来の技術〕

第３図は従来の命令取り出し方式を用いたデータ処理装
置に備えられる命令取り出し装置の構成を示すブロック
図である。第３図において、１は命令を格納し命令を高
速に読み出すことができる命令キャッシェメモリ、２は
命令キャッシュメモＩＪ　１から取り出した命令を一時
的に格納する命令先取りキュメモリ、４は命令先取りキ
ュメモリ２に格納されている命令ストリームの任意の場
所から命令を取り出す命令先取りキュ選択取り出し手段
、９は命令先取りキュ選択取り出し手段４を制御する命
令先取りキュ選択取り出し制御手段である。上記命令先
取りキュ選択取り出し手段４は命令先取りキュメモリ２
の中から下記に示すパイプライン・レジスタに流す命令
を取り出す。このパイプライン・レジスタは、アドレス
計算ステージレジスタ５、アドレス参照ステージレジス
タ６、キャッシュデータ読、み出しステージレジスタ７
、実行ステージレジスタ８とから構成される。アドレス
計算ステージレジスタ５は、命令先取りキュ選択取り出
し手段４の出力を入力としアドレス計算を行なうための
実行中の命令を格納する。アドレス参照ステージレジス
タ６は、アドレス計算ステージレジスタ５の出力を入力
としキャッシュアドレス参照中の命令を格納する。キャ
ッシュデータ読み出しステージレジスタ７はアドレス参
照ステージレジスタ６の出力を入力としキャッシュデー
タ読み出し中の命令を格納する。実行ステージレジスタ
８はキャッシュデータ読み出しステージレジスタ７の出
力を入力とし実行中の命令を格納する。１０はアドレス
計算ステージレジスタ５の内容からアドレスを計算する
アドレス計算手段である。即ち、アドレス計算手段１０
は命令先取りキュ選択取り出し手段４から取り出された
命令分岐先のアドレスを計算する。

次にこの従来例の動作について説明する。

ここで想定しているパイプラインの構成は次の通りであ
る。第１ステージである命令フェッチ・ステージでは、
命令キャッシュメモリ１命令先取りキュメモリ２ヘデー
タを取り出す。第２ステージである命令デコードステー
ジでは、命令先取りキュメモリ２から命令先取りキュ選
択取り出し手段４を介して命令を取り出し、その命令の
デコードまでを行なう。第３ステージであるアドレス計
算ステージでは、オペランドアドレス計算を行なう。第
４ステージであるキャッシュ・アドレス参照ステージで
は、アドレス変換および、キャッシュデータのアドレス
・タグを参照する。第５ステージであるキャッシュ・デ
ータ・アクセスサイクル・ステージでは、オペランド・
データのメモリ・アクセスを行なう。第６ステージであ
る実行ステージでは、マイクロプログラムの実行を行な
う。

上記の構成のパイプラインにおいて、分岐命令が検出さ
れると次の様に動作する。

最初、命令キャッシュメモリ１からフェッチされた分岐
命令は命令先取りキュメモリ２に取り込まれる。命令先
取りキュメモリ２に取り込まれた分岐命令は、通常、命
令先取りキュ選択取り出し制御手段９により順番に１つ
ずつ取り出され、命令デコードを実行するとともに、ア
ドレス計算ステージレジスタ５に取り込まれる。アドレ
ス計算ステージレジスタ５に取り込まれた分岐命令は、
アドレス計算手段１０で、分岐先のアドレスが計算され
る。アドレス計算後、この分岐命令は、アドレス参照ス
テージレジスタ６に取り込まれ、アドレス計算結果の分
岐先アドレスが、命令キャッシュメモリ１内にあるかが
参照される。その後この命令はキャッシュデータ読み出
しステージレジスタ７に取り込まれ、分岐先命令が命令
キャッシュメモリ１から読み出され、分岐命令が実行ス
テージレジスタ８に取り込まれるのと同時に、分岐先命
令が命令先取りキュメモリ２に取りこまれる。

分岐先命令はその後、順次各ステージを流れる。

第４図は、上記の分岐命令と分岐先命令の流れを示した
もので、図中のｒａＪは、分岐先命令を示している。第
４図の横軸は時間を示し、各１マスが１マシンサイクル
となっている。一方線軸は、各々の命令がどのステージ
の処理をしているかを示したものである。この第４図か
らも分る様、上記の構成であると、分岐命令と分岐先命
令の間に３ステツプのペナルティが発生してしまう。

上記の様に分岐命令が発生すると分岐先命令がすでに命
令先取りキュメモリ２に入っていても分岐先命令の命令
フェッチを行なう必要があり、命令の流れは第４図の様
になる。

〔発明が解決しようとする課題〕

従来の命令取り出し方式は、以上のように構成されてい
るので、分岐命令が検出されると命令フェッチを必ずや
り直す必要があり、たとえ分岐先の命令が、すでに命令
先取りキュメモリに入っている場合でも、再度フェッチ
しなおす必要があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、すでに分岐先の命令が、命令先取りキュメ
モリに入っている場合、命令フェッチをやり直さずに命
令分岐時のパイプラインの流れの滞りを減少させ、処理
速度の向上を図れる命令取り出し方式を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係る命令取り出し方式においては、命令先取
りキュメモリ２に格納されている命令のアドレスを格納
する命令先取りキュアドレスメモリ３と、このキュアド
レスメモリ３に格納されたアドレスとアドレス計算手段
１０で計算された分岐先アドレスとを比較する比較手段
１１とを備え、この比較手段１１で比較された結果が上
記両者の一致を示している場合、該比較結果により命令
先取りキュ選択取り出し制御手段９は命令先取りキュ選
択取り出し手段４を制御し、命令先取りキュメモリ２か
ら分岐先命令を取り出すように制御することを特徴とす
るものである。

〔作用〕

命令先取りキュアドレスメモリ３は命令先取りキュメモ
リ２に格納されている命令のアドレスを格納する。比較
手段１１は命令先取りキュアドレスメモリ３に格納され
たアドレスとアドレス計算手段１０で計算された分岐先
アドレスとを比較する。命令先取りキュ選択取り出し制
御手段９は、比較手段１１が上記両者の一致を示す比較
結果を出力すると該比較結果により命令先取りキュ選択
取り出し手段４を制御し、命令先取りキュメモリ２から
分岐先命令を取り出すように制御する。

〔実施例〕

第１図はこの発明の一実施例に係る命令取り出し方式を
用いたデータ処理装置に備えられる命令取り出し装置の
構成を示すブロック図である。第１図において、第３図
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。

第１図において、３は命令先取りキュメモリ２に格納さ
れている命令のアドレスを格納する命令先取リキュアド
レスメモリ、１１は命令先取りキュアドレスメモリ３に
格納されたアドレスとアドレス計算手段１０で計算され
た分岐先アドレスとを比較する比較手段である。

次にこの実施例の動作について説明する。

最初、命令キャッシュメモリ１から、分岐命令およびそ
れに前後して分岐先となる命令が、命令先取りキュメモ
リ２に取り込まれる。このとき、同時にこれらの命令の
格納されているアドレスが、命令先取りキュメモリ２に
１対１で対応している命令先取りアドレスメモリ３に取
り込まれる。分岐命令はその後、命令先取りキュ選択取
り出し手段４により取り出され、アドレス計算ステージ
レジスタ５に取り込まれる。その後この分岐命令は、ア
ドレス計算手段１０にて分岐先のアドレスが計算される
。このアドレス計算の結果は、比較手段１１において次
のサイクルで命令先取りキュアドレスメモリ３の内容と
比較される。今、分岐先命令が、この時点で命令先取り
キュメモリ２に取り込まれている場合を想定しているの
で、この比較結果は一致していることを示す。これによ
り、命令先取りキュ選択取り出し制御手段９は命令先取
りキュメモリ２から分岐先命令を取り出す様に制御され
る。したがって、この次のサイクルで命令デコードステ
ージを開始することが出来る。

第２図は、上記の分岐命令と分岐先命令の流れを示した
ものである。第２図中のｒａＪは、分岐先命令を示して
いる。第２図の横軸は時間を示し、各１マスが１マシン
サイクルとなっている。一方線軸は各々の命令が、どの
ステージの処理をしているかを示している。第２図では
第４図と比較して、分岐先命令が１サイクル早く実行さ
れていることが分る。

〔発明の効果〕

以上のように本発明によれば、命令先取りキュメモリに
格納されている命令のアドレスを格納する命令先取りキ
ュアドレスメモリと、このキュアドレスメモリに格納さ
れたアドレスとアドレス計算手段で計算された分岐先ア
ドレスとを比較する比較手段とを設け、この比較手段で
比較された比較結果が両者の一致を示している場合、該
比較結果により命令先取りキュメモリから分岐先命令を
取り出すようにしたので、すでに分岐先の命令が命令先
取りキュメモリに入っている場合、命令フェッチをやり
直す必要がなく、これにより命令分岐時のバイブライン
の流れの滞りが減少し、したがって処理速度が向上する
という効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る命令取り出し方式を
用いたデータ処理装置に備えられる命令取り出し装置の
構成を示すブロック図、第２図はこの実施例による命令
の流れを説明するための図、第３図は従来の命令取り出
し方式を用いたデータ処理装置に備えられる命令取り出
し装置の構成を示すブロック図、第４図はこの従来例に
よる命令の流れを説明するための図である。 １・・・・・・命令キャッシュメモリ、２・・・・・・
命令先取りキュメモリ、３・・・・・・命令先取りキュ
アドレスメモリ、４・・・・・・命令先取りキ二選択取
り出し手段、５・・・・・・アドレス計算ステージレジ
スタ、９・・・・・・命令先取りキ二選択取り出し制御
手段、１０・・・・・・アドレス計算手段、１１・・・
・・・比較手段。

Claims (1)

【特許請求の範囲】
1. 命令を格納する命令キャッシュメモリと、この命令キャ
   ッシュメモリから取り出した命令を一時的に格納する命
   令先取りキュメモリと、この命令先取りキュメモリに格
   納されている命令ストリームの任意の場所から命令を取
   り出す命令先取りキュ選択取り出し手段と、この命令先
   取りキュ選択取り出し手段を制御する命令先取りキュ選
   択取り出し制御手段と、上記命令先取りキュ選択取り出
   し手段から取り出された命令の分岐先アドレスを計算す
   るアドレス計算手段とを備えたデータ処理装置において
   、上記命令先取りキュメモリに格納されている命令のア
   ドレスを格納する命令先取りキュアドレスメモリと、こ
   のキュアドレスメモリに格納されたアドレスと上記アド
   レス計算手段で計算された分岐先アドレスとを比較する
   比較手段とを設け、この比較手段で比較された比較結果
   が上記両者の一致を示している場合、上記命令先取りキ
   ュ選択取り出し制御手段は上記命令先取りキュ選択取り
   出し手段を制御し、上記命令先取りキュメモリから分岐
   先命令を取り出すように制御することを特徴とする命令
   取出し方式。