JPH03263236A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03263236A JPH03263236A JP2065324A JP6532490A JPH03263236A JP H03263236 A JPH03263236 A JP H03263236A JP 2065324 A JP2065324 A JP 2065324A JP 6532490 A JP6532490 A JP 6532490A JP H03263236 A JPH03263236 A JP H03263236A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- hardware
- fault
- generated
- error detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 27
- 230000010365 information processing Effects 0.000 claims description 9
- 238000011084 recovery Methods 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 9
- 238000012360 testing method Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 2
- 208000035475 disorder Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 206010041349 Somnolence Diseases 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にハードウェア障害が
発生した場合に、ハードウェア、ファームウェアあるい
はソフトウェアによる報告または回復処理を行う情報処
理装置に関する。
発生した場合に、ハードウェア、ファームウェアあるい
はソフトウェアによる報告または回復処理を行う情報処
理装置に関する。
従来、ハードウェア障害が発生した場合に、ハードウェ
ア、ファームウェアあるいはソフトウェアによる報告ま
たは回復処理が正しく行われることを確認するために、
人為的にハードウェア障害を起すことがあった。このよ
うな人為的な障害を擬障と呼ぶ。
ア、ファームウェアあるいはソフトウェアによる報告ま
たは回復処理が正しく行われることを確認するために、
人為的にハードウェア障害を起すことがあった。このよ
うな人為的な障害を擬障と呼ぶ。
情報処理装置においては、障害が発生した場合にエラー
処理機能が圧密に働かなければ、システム・ダウン等の
致命的事態になりかねないために、エラー処理機能の試
験は極めて重要である。
処理機能が圧密に働かなければ、システム・ダウン等の
致命的事態になりかねないために、エラー処理機能の試
験は極めて重要である。
しかし、障害が発生した場合のエラー処理が正常に動作
するかどうかをＭ！認することは、エラー処理機能は実
際に障害が発生した場合にしか働かないために、通常動
作における試験法では困難である。したがって、擬障を
起すことによってエラー処理機能を試験することが一般
的に行われている。
するかどうかをＭ！認することは、エラー処理機能は実
際に障害が発生した場合にしか働かないために、通常動
作における試験法では困難である。したがって、擬障を
起すことによってエラー処理機能を試験することが一般
的に行われている。
擬障を発生させる手段として、例えば次のようなものが
挙げられる。
挙げられる。
ひとつは、ソフトウェア命令あるいはツアームラ１ア命
令の指示によってバス上のデータをレジスタにロードし
、そのパリティ・ビットを強制的に反転させてから再び
バス上にデータを出すことによって擬障を起こすことが
できる。
令の指示によってバス上のデータをレジスタにロードし
、そのパリティ・ビットを強制的に反転させてから再び
バス上にデータを出すことによって擬障を起こすことが
できる。
また、ＦＣＣによって１ビツトエラーの訂正および２ビ
ツトエラーの検出を行うようなハードウェアにおいて、
１ビツトエラーの訂正が行われたことを示すフリップ・
フロップを、ソフトウェア命令あるいはファームウェア
命令によって強制的にセットすることによって擬障を起
こすことができる。
ツトエラーの検出を行うようなハードウェアにおいて、
１ビツトエラーの訂正が行われたことを示すフリップ・
フロップを、ソフトウェア命令あるいはファームウェア
命令によって強制的にセットすることによって擬障を起
こすことができる。
また、マイクロ・プログラムのサブルーチン・コールに
おける戻りアドレスを保持づるために設けられたファー
ムウェアのスタックにおいて、強制的にアンダフローや
オーバーフローを起こすことによって擬障を起こすこと
ができる。
おける戻りアドレスを保持づるために設けられたファー
ムウェアのスタックにおいて、強制的にアンダフローや
オーバーフローを起こすことによって擬障を起こすこと
ができる。
また、装置の任意の配線を人手で短絡あるいは切断する
ことによって、ハードウェアの動作クロックとは非同期
なタイミングにおいて擬障を起こすことも一般的に行わ
れる。
ことによって、ハードウェアの動作クロックとは非同期
なタイミングにおいて擬障を起こすことも一般的に行わ
れる。
上述した従来のａｔｇｉ発生方法のうち、ソフトウェア
命令あるいはハードウェア命令によって擬障を起こす方
法は、ハードウェアの動作クロックと同期した特定のタ
イミングにおいてしか擬障を起こすことができす、実際
のハードウェア障害というのはランダムなタイミングで
起こりうるちのであり、現実的な状況下での試験が困難
であるという欠点がある。
命令あるいはハードウェア命令によって擬障を起こす方
法は、ハードウェアの動作クロックと同期した特定のタ
イミングにおいてしか擬障を起こすことができす、実際
のハードウェア障害というのはランダムなタイミングで
起こりうるちのであり、現実的な状況下での試験が困難
であるという欠点がある。
また、装置の任意の配線を人手で短絡あるいは切断する
ことによって擬障を起こす方法は、ランダムなタイミン
グの試験が可能となるが、手順が複雑であり、また間違
って装置を破壊するなどの欠点がある。
ことによって擬障を起こす方法は、ランダムなタイミン
グの試験が可能となるが、手順が複雑であり、また間違
って装置を破壊するなどの欠点がある。
本発明の目的は、実際にハードウェア障害が起こる状況
に近い状態において擬障を発生することができる情報処
理装置を提供することである。
に近い状態において擬障を発生することができる情報処
理装置を提供することである。
本発明の情報処理装置は
一定時間間隔ごとにキャリー信号を発生するタイマと、
ソフトウェア命令あるいはファームウェア命令によって
有効になる第１の信号と、 第１の信号が有効になってから最初に発生する前記タイ
マのキャリー信号によって第２の信Ｂを有効にする手段
と、 第２の信号が有効になった場合か、または、ハードウェ
ア障害が発生した場合に、エラー検出信号を発生するエ
ラー検出回路を有する。
有効になる第１の信号と、 第１の信号が有効になってから最初に発生する前記タイ
マのキャリー信号によって第２の信Ｂを有効にする手段
と、 第２の信号が有効になった場合か、または、ハードウェ
ア障害が発生した場合に、エラー検出信号を発生するエ
ラー検出回路を有する。
タイマのキャリー信号を擬障信号発生のタイミング信号
として用いるので、実際にパードアウェア障害が起こる
状況に近い状態においてエラー処理機能の試験が行な゛
える。
として用いるので、実際にパードアウェア障害が起こる
状況に近い状態においてエラー処理機能の試験が行な゛
える。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図に本発明の一実施例の情報処理装置の要部を示す
ブ［ｌツク図である。
ブ［ｌツク図である。
本実施例はタイマ１と、擬障信号発生回路２１〜２ｎと
、エラー検出回路３１〜３ｎで構成され、エラー検出回
路３１〜３ｎはＯＲゲート３１１〜３ｎ１とハードウェ
ア障害検出回路３１２〜３ｎ２から構成される。
、エラー検出回路３１〜３ｎで構成され、エラー検出回
路３１〜３ｎはＯＲゲート３１１〜３ｎ１とハードウェ
ア障害検出回路３１２〜３ｎ２から構成される。
タイマ１の最上位ビットからのキャリー信号は、擬障信
号発生回路２１〜２ｎの入力となる。擬障信号発生回路
２１〜２ｎの出力（擬陣信月２０１〜２Ｏｎ）は、エラ
ー検出回路３１〜３ｎ中に設けられたＯ Ｒゲート３１
１〜３ｎ１の一方の入力となる。ＯＲゲート３１１〜３
ｎ１の他方の入力には、ハードウェア障害検出回路３１
２〜３ｎ２の出力（ハードウェア障害信号３０１〜３０
ｎ）が接続される。ＯＲゲート３１１〜３ｎ１の出力、
すなわちエラー検出回路３１〜３ｎの出力（エラ−検出
信号４０１〜４０ｎ）は、エラー処理機構（ＷＪ示せず
）へ接続される。タイマ１は、ハードウェアの動作り０
ツクとは非同期に１μ秒毎に１ずつカウント・アップを
行い、２２０μ秒ごとに最上位ビットからキャリー信号
を発生する。
号発生回路２１〜２ｎの入力となる。擬障信号発生回路
２１〜２ｎの出力（擬陣信月２０１〜２Ｏｎ）は、エラ
ー検出回路３１〜３ｎ中に設けられたＯ Ｒゲート３１
１〜３ｎ１の一方の入力となる。ＯＲゲート３１１〜３
ｎ１の他方の入力には、ハードウェア障害検出回路３１
２〜３ｎ２の出力（ハードウェア障害信号３０１〜３０
ｎ）が接続される。ＯＲゲート３１１〜３ｎ１の出力、
すなわちエラー検出回路３１〜３ｎの出力（エラ−検出
信号４０１〜４０ｎ）は、エラー処理機構（ＷＪ示せず
）へ接続される。タイマ１は、ハードウェアの動作り０
ツクとは非同期に１μ秒毎に１ずつカウント・アップを
行い、２２０μ秒ごとに最上位ビットからキャリー信号
を発生する。
タイマ１は、擬障信号を発生させるために専用に設ける
必要はなく、インターバル・タイマのように、一定時間
間隔でプ［１セスを起動するなどの別の目的で設けられ
たものと兼用できる。
必要はなく、インターバル・タイマのように、一定時間
間隔でプ［１セスを起動するなどの別の目的で設けられ
たものと兼用できる。
インターバル・タイマの一構成例として、ハードウェア
・カウンタによって下位２０ビツトを、メモリあるいは
レジスタに上位３２ビツトを保持するような５２ビツト
構成のものがある。ハードウェア・カウンタは、１μ秒
毎に１ずつカウント・アップされ２２０μ秒毎に最上位
ビットからキャリー信号を発生する。最上位ビットから
のキャリー信号によってファームウェアに割り込みが起
こり、メモリあるいはレジスタ内に保持されている上位
３２ビツトのデータを更新する。この最上位ビットから
のキャリー信号を本実施例においては、擬障信号発生の
きっかけとして用いている。
・カウンタによって下位２０ビツトを、メモリあるいは
レジスタに上位３２ビツトを保持するような５２ビツト
構成のものがある。ハードウェア・カウンタは、１μ秒
毎に１ずつカウント・アップされ２２０μ秒毎に最上位
ビットからキャリー信号を発生する。最上位ビットから
のキャリー信号によってファームウェアに割り込みが起
こり、メモリあるいはレジスタ内に保持されている上位
３２ビツトのデータを更新する。この最上位ビットから
のキャリー信号を本実施例においては、擬障信号発生の
きっかけとして用いている。
まず、実際にハードウェア障害が発生した場合の動作を
説明する。
説明する。
ハードウェア障害検出回路３１２〜３ｎ２は、それぞれ
異なった種類のハードウェア１１５害、例えば、バスの
パリティ・エラーやファームウェアのスタック・アンダ
ーフロー等を検出する。ハードウェア障害検出回路３１
２〜３ｎ２のひとつがハードウェア障害を検出すると、
ハードウェア障害信号３０１〜３０ｎのうちの該当する
ハードウェア障害信号が発生する。ハードウェア障害信
号が発生すると、ＯＲゲート３１１〜３ｎｌのうちの該
当するＯＲゲートをとおりエラー検出信号４０１〜４０
ｎのうちの該当するエラー検出信号が発生する。発生し
たエラー検出信号によりエラー処理機構はハードウェア
障害の種類を区別し、エラー処理を開始する。いま仮に
、ハードウェア障害検出回路３１２がハードウェア障害
を検出したとすると、ハードウェア１ｌｌｉｉ害信８３
０１が発生し、エラー検出信号４０１が発生する。エラ
ー処理機構は、エラー検出信号４０１に該当するエラー
処理を開始する。
異なった種類のハードウェア１１５害、例えば、バスの
パリティ・エラーやファームウェアのスタック・アンダ
ーフロー等を検出する。ハードウェア障害検出回路３１
２〜３ｎ２のひとつがハードウェア障害を検出すると、
ハードウェア障害信号３０１〜３０ｎのうちの該当する
ハードウェア障害信号が発生する。ハードウェア障害信
号が発生すると、ＯＲゲート３１１〜３ｎｌのうちの該
当するＯＲゲートをとおりエラー検出信号４０１〜４０
ｎのうちの該当するエラー検出信号が発生する。発生し
たエラー検出信号によりエラー処理機構はハードウェア
障害の種類を区別し、エラー処理を開始する。いま仮に
、ハードウェア障害検出回路３１２がハードウェア障害
を検出したとすると、ハードウェア１ｌｌｉｉ害信８３
０１が発生し、エラー検出信号４０１が発生する。エラ
ー処理機構は、エラー検出信号４０１に該当するエラー
処理を開始する。
次に、擬障を起こした場合の動作を説明する。
擬障を指示するソフトウェア命令あるいはファームウェ
ア命令がデコードされて（図示せず）、その擬障命令に
対応する擬障発生信号１０１〜１０ｎのひとつが発生す
る。発生した擬障発生信号はＩＩ陣倍信号発生回路２１
〜２ｎうちの該当する擬障信号発生回路に入力される。
ア命令がデコードされて（図示せず）、その擬障命令に
対応する擬障発生信号１０１〜１０ｎのひとつが発生す
る。発生した擬障発生信号はＩＩ陣倍信号発生回路２１
〜２ｎうちの該当する擬障信号発生回路に入力される。
その後、２２０μ秒以内にタイマ１の最上位ビットから
のキャリー信号がその擬障信号発生回路に入力されると
擬障信号２０１〜２Ｏｎのうちの該当する擬障信号が１
パルスのみ発生する。擬障（ｉ号が発生すると、エラー
検出回路３１〜３ｎ中に設けられたＯＲゲート３１１〜
３ｎ１のうちの該当でるＯＲゲートをとおりエラー検出
信号４０１〜４０ｎのうちの該当するエラー検出信号が
発生する。エラー検出信号が発生すると、ハードウェア
は障害が発生したものとしてエラー処理を開始する。つ
まり、ソフトウェア命令あるいはファームウェア命令で
擬障発生信号１０１〜１０ｎのどれを発生させるかによ
って、エラー検出信号４０１〜４０ｎのどれが発生する
かが一息に決まる。
のキャリー信号がその擬障信号発生回路に入力されると
擬障信号２０１〜２Ｏｎのうちの該当する擬障信号が１
パルスのみ発生する。擬障（ｉ号が発生すると、エラー
検出回路３１〜３ｎ中に設けられたＯＲゲート３１１〜
３ｎ１のうちの該当でるＯＲゲートをとおりエラー検出
信号４０１〜４０ｎのうちの該当するエラー検出信号が
発生する。エラー検出信号が発生すると、ハードウェア
は障害が発生したものとしてエラー処理を開始する。つ
まり、ソフトウェア命令あるいはファームウェア命令で
擬障発生信号１０１〜１０ｎのどれを発生させるかによ
って、エラー検出信号４０１〜４０ｎのどれが発生する
かが一息に決まる。
また、１ラ一処理機構からみると、実際のハードウェア
ｇｉ害と擬障の区別はできず全く同一にみえることにな
る。
ｇｉ害と擬障の区別はできず全く同一にみえることにな
る。
〔発明の効果）
以上説明したように本発明は、ハードウェアの動作り【
ｌツクとは非同期に刻時を行うタイマを、擬障信号発生
のタイミング信号として用いることにより、実際にバー
ドウ１ア障害が起こる状況に近い状態においてエラー処
理機構の試験が可能となる効果がある。
ｌツクとは非同期に刻時を行うタイマを、擬障信号発生
のタイミング信号として用いることにより、実際にバー
ドウ１ア障害が起こる状況に近い状態においてエラー処
理機構の試験が可能となる効果がある。
第１図に本発明の一実施例の情報処理装置の要部を示す
ブ【１ツク図である。 １・・・タイマ ２１〜２ｎ・・・擬障信号発生回路 ３１〜３ｎ・・・エラー検出回路 ３１１〜３ｎｌ−ＯＲゲート ３１２〜３ｎ２・・・ハードウェア障害検出回路１０１
〜ｉｏｎ・・・擬障発生信号 ２０１〜２Ｏｎ・・・擬障信号 ３０１〜３０ｎ・・・バー・ドウニア障害信号４、０１
〜４０ｎ・・・エラー検出信月特；′ｒ出願人 １１本
′眠気科二式会社代裡人 イ１１理を内１’ｆｉ’、
昔１ ：９イ１ ２１〜２ｎ ：１％Ｌ＊ｄ’ｉｓＲ’Ａ＠騒３１〜３
ｎ ：ｓ＊−ｆｅｍＱ％ ３１１−３ｎ１：ＯＲｈ”−） ３１２−３ｎ２： ＋）−目一″ｙ挿嘱涛４憾砕１０１
−１０ｎ’、錘１ｆｆＲ％化モ ２０１−２０ｎ ： ６％ ｑ′％男
ブ【１ツク図である。 １・・・タイマ ２１〜２ｎ・・・擬障信号発生回路 ３１〜３ｎ・・・エラー検出回路 ３１１〜３ｎｌ−ＯＲゲート ３１２〜３ｎ２・・・ハードウェア障害検出回路１０１
〜ｉｏｎ・・・擬障発生信号 ２０１〜２Ｏｎ・・・擬障信号 ３０１〜３０ｎ・・・バー・ドウニア障害信号４、０１
〜４０ｎ・・・エラー検出信月特；′ｒ出願人 １１本
′眠気科二式会社代裡人 イ１１理を内１’ｆｉ’、
昔１ ：９イ１ ２１〜２ｎ ：１％Ｌ＊ｄ’ｉｓＲ’Ａ＠騒３１〜３
ｎ ：ｓ＊−ｆｅｍＱ％ ３１１−３ｎ１：ＯＲｈ”−） ３１２−３ｎ２： ＋）−目一″ｙ挿嘱涛４憾砕１０１
−１０ｎ’、錘１ｆｆＲ％化モ ２０１−２０ｎ ： ６％ ｑ′％男
Claims (1)
- 【特許請求の範囲】 １、ハードウェア障害が発生した場合に、ハードウェア
、ファームウェアあるいはソフトウェアによる報告また
は回復処理を行う情報処理装置において、 一定時間間隔ごとにキャリー信号を発生するタイマと、 ソフトウェア命令あるいはファームウェア命令によって
有効になる第１の信号と、 第１の信号が有効になつてから最初に発生する前記タイ
マのキャリー信号によつて第２の信号を有効にする手段
と、 第２の信号が有効になつた場合か、または、ハードウェ
ア障害が発生した場合に、エラー検出信号を発生するエ
ラー検出回路を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065324A JPH03263236A (ja) | 1990-03-14 | 1990-03-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065324A JPH03263236A (ja) | 1990-03-14 | 1990-03-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263236A true JPH03263236A (ja) | 1991-11-22 |
Family
ID=13283619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2065324A Pending JPH03263236A (ja) | 1990-03-14 | 1990-03-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263236A (ja) |
-
1990
- 1990-03-14 JP JP2065324A patent/JPH03263236A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7274235B2 (en) | Electronic circuitry protected against transient disturbances and method for simulating disturbances | |
| JPH07129426A (ja) | 障害処理方式 | |
| JPH02502315A (ja) | ディジタルロジック同期モニター方法および装置 | |
| JPH03263236A (ja) | 情報処理装置 | |
| JPH0563823B2 (ja) | ||
| Carvalho et al. | Enhancing I2C robustness to soft errors | |
| JPS5833579B2 (ja) | 情報処理装置 | |
| JPH03232040A (ja) | データ処理装置 | |
| JPH01292444A (ja) | 擬似故障発生システム | |
| SU1072050A1 (ru) | Устройство дл контрол блоков обнаружени и коррекции ошибок,работающих с кодом Хэмминга | |
| JPH03262047A (ja) | 擬障発生方式 | |
| JP2638319B2 (ja) | 入出力インタフェース試験装置 | |
| SU1383368A1 (ru) | Устройство дл контрол цифровых блоков | |
| JPS6161427B2 (ja) | ||
| JPS60239839A (ja) | 擬似障害発生装置 | |
| RU1378287C (ru) | Трехканальна резервированна микропроцессорна система | |
| JPS6116092B2 (ja) | ||
| Liddell | Simple design makes reliable computers | |
| JPS62271155A (ja) | 擬似障害発生回路 | |
| JPS63281539A (ja) | 誤りデ−タ発生回路 | |
| JPS642972B2 (ja) | ||
| JPS63310211A (ja) | クロック障害検出回路 | |
| JPH01162032A (ja) | 擬似誤り発生装置 | |
| JPH03262362A (ja) | Ｉｓｄｎ加入者回路擬似障害試験回路 | |
| SpA | Design and Test of Microcontroller with CAN 2.0 B embedded for Space Applications |