JPH03260744A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPH03260744A JPH03260744A JP5917590A JP5917590A JPH03260744A JP H03260744 A JPH03260744 A JP H03260744A JP 5917590 A JP5917590 A JP 5917590A JP 5917590 A JP5917590 A JP 5917590A JP H03260744 A JPH03260744 A JP H03260744A
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- memory
- access
- priority
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000002401 inhibitory effect Effects 0.000 claims 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御方式、特に２台のメモリ装
置を２台のメモリアクセス装置で共有する計算機システ
ムにおけるメモリアクセス制御方式に関する。
置を２台のメモリアクセス装置で共有する計算機システ
ムにおけるメモリアクセス制御方式に関する。
従来のこの種のメモリアクセス制御として、メモリ装置
に対するアクセスタイミングを２台のメモリアクセス装
置に対して固定的に割り当てる方式、もしくは２台のメ
モリアクセス装置からのアクセス要求を調停してアクセ
ス許可を出す方式が知られていた。
に対するアクセスタイミングを２台のメモリアクセス装
置に対して固定的に割り当てる方式、もしくは２台のメ
モリアクセス装置からのアクセス要求を調停してアクセ
ス許可を出す方式が知られていた。
上述した従来のメモリアクセス制御方式のうち、各メモ
リアクセス装置に対して固定的にアクセスタイミングを
割り当てる方式において、他方のメモリアクセス装置の
アクセスタイミングが空いている場合でもメモリアクセ
スを行うことができないため転送効率が悪いと言う問題
点がある。また、２台のメモリアクセス装置からのアク
セス要求を調停する方式において、アクセス許可を調停
を行ったクロックサイクルに出力しなければならないた
め遅延時間の点での制限が厳しくなるという問題がある
。
リアクセス装置に対して固定的にアクセスタイミングを
割り当てる方式において、他方のメモリアクセス装置の
アクセスタイミングが空いている場合でもメモリアクセ
スを行うことができないため転送効率が悪いと言う問題
点がある。また、２台のメモリアクセス装置からのアク
セス要求を調停する方式において、アクセス許可を調停
を行ったクロックサイクルに出力しなければならないた
め遅延時間の点での制限が厳しくなるという問題がある
。
〔課題を解決するための手段〕
本発明は、２台のメモリ装置ＭＵｏとＭＵＩを２台のメ
モリアクセス装置ＭＡＯのＭＡＬで共有する計算機シス
テムにおけるメモリアクセス制御方式において、１サイ
クル目では、メモリアクセス装置ｉＭＡｏにメモリ装置
ＭＵＯに対する優先アクセス権を与え、メモリアクセス
装置ＭＡ１にメモリ装置ＭＵＩに対する優先アクセス権
を与え、２サイクル目では、メモリアクセス装置ｔＭＡ
１にメモリ装ｆＭＵｏに対する優先アクセス権を与え、
メモリアクセス装置ＭＡｏにメモリ装置ＭＵ１に対する
優先アクセス権を与える手段を有し、他方のメモリアク
セス装置が、メモリ装置に対する優先アクセス権を有す
るサイクルにおいてメモリ装置に対するアクセスを要求
する場合には、そのクロックサイクルにおいて、他方の
前記メモリアクセス装置に対してアクセス要求信号を送
り、アクセス要求信号を受けた他方のメモリアクセス装
置は、そのクロックサイクルにおいて自装置が、メモリ
アクセスを行わない場合に限り、メモリアクセス許可信
号を次のクロックサイクルに他方のメモリアクセス装置
に送るとともに次のアクセスサイクルの自装置のメモリ
アクセスを抑止する手段を有し、メモリアクセス許可信
号を受信したメモリアクセス装置が、他方の前記メモリ
アクセス装置が優先権を有する次のメモリアクセスサイ
クルにメモリ装置に対してメモリアクセスを行う手段を
有している。
モリアクセス装置ＭＡＯのＭＡＬで共有する計算機シス
テムにおけるメモリアクセス制御方式において、１サイ
クル目では、メモリアクセス装置ｉＭＡｏにメモリ装置
ＭＵＯに対する優先アクセス権を与え、メモリアクセス
装置ＭＡ１にメモリ装置ＭＵＩに対する優先アクセス権
を与え、２サイクル目では、メモリアクセス装置ｔＭＡ
１にメモリ装ｆＭＵｏに対する優先アクセス権を与え、
メモリアクセス装置ＭＡｏにメモリ装置ＭＵ１に対する
優先アクセス権を与える手段を有し、他方のメモリアク
セス装置が、メモリ装置に対する優先アクセス権を有す
るサイクルにおいてメモリ装置に対するアクセスを要求
する場合には、そのクロックサイクルにおいて、他方の
前記メモリアクセス装置に対してアクセス要求信号を送
り、アクセス要求信号を受けた他方のメモリアクセス装
置は、そのクロックサイクルにおいて自装置が、メモリ
アクセスを行わない場合に限り、メモリアクセス許可信
号を次のクロックサイクルに他方のメモリアクセス装置
に送るとともに次のアクセスサイクルの自装置のメモリ
アクセスを抑止する手段を有し、メモリアクセス許可信
号を受信したメモリアクセス装置が、他方の前記メモリ
アクセス装置が優先権を有する次のメモリアクセスサイ
クルにメモリ装置に対してメモリアクセスを行う手段を
有している。
次に、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を示す。１．２はメモリ装置
、３．４はメモリアクセル装置である。
、３．４はメモリアクセル装置である。
メモリアクセス装置３，４間は、メモリアクセス要求信
号とメモリアクセス許可信号で接続されている。
号とメモリアクセス許可信号で接続されている。
メモリアクセス装置３．４は、１クロックサイクル目は
、メモリ装置１（以下ＭＵＯと記す）に対する優先アク
セス権がメモリアクセス装置３（以下ＭＡＯと記す）に
対して与えられ、メモリ装置２（以下ＭＵＩと記す）に
対する優先アクセス権がメモリアクセス装置４（以下Ｍ
ＡＩと記す）に対して与えられている。２クロックサイ
クル目は、ＭＵＩに対する優先アクセス権がＭＡＯに対
して与えられ、ＭＵＯに対する優先アクセス権がＭＡＩ
に対して与えられるように制御される。
、メモリ装置１（以下ＭＵＯと記す）に対する優先アク
セス権がメモリアクセス装置３（以下ＭＡＯと記す）に
対して与えられ、メモリ装置２（以下ＭＵＩと記す）に
対する優先アクセス権がメモリアクセス装置４（以下Ｍ
ＡＩと記す）に対して与えられている。２クロックサイ
クル目は、ＭＵＩに対する優先アクセス権がＭＡＯに対
して与えられ、ＭＵＯに対する優先アクセス権がＭＡＩ
に対して与えられるように制御される。
３２．４２は、メモリアクセス許可調停回路で、他方の
メモリアクセス装置からメモリアクセス要求信号が入力
されるとそのサイクルにおいて自装置がメモリアクセス
を行わない場合のみメモリアクセス許可レジスタ３１．
４１をセットする。メモリアクセス許可レジスタ３１，
４］がセットされている場合、各メモリアクセス装置は
、次のメモリアクセスサイクルの自装置のメモリアクセ
スを抑止する。
メモリアクセス装置からメモリアクセス要求信号が入力
されるとそのサイクルにおいて自装置がメモリアクセス
を行わない場合のみメモリアクセス許可レジスタ３１．
４１をセットする。メモリアクセス許可レジスタ３１，
４］がセットされている場合、各メモリアクセス装置は
、次のメモリアクセスサイクルの自装置のメモリアクセ
スを抑止する。
メモリアクセス許可レジスタ３１．４１の出力は、他方
のメモリアクセス装置のメモリアクセス制御回路に対し
てメモリアクセス許可信号とじて入力され、メモリアク
セス許可信号を受信したメモリアクセス装置は、他方の
メモリアクセス装置が優先権を有する次のメモリアクセ
スサイクルにおいてメモリアクセスを行う。
のメモリアクセス装置のメモリアクセス制御回路に対し
てメモリアクセス許可信号とじて入力され、メモリアク
セス許可信号を受信したメモリアクセス装置は、他方の
メモリアクセス装置が優先権を有する次のメモリアクセ
スサイクルにおいてメモリアクセスを行う。
以上説明したように、本発明のメモリアクセス制御方式
は、各メモリアクセス装置にメモリ装置に対する優先ア
クセス権を交互に与え、他方のメモリアクセス装置が優
先権を有しているタイミングにおいても、他方のメモリ
アクセス装置に許可を受ける方式でメモリアクセスを許
した事により、効率的なメモリアクセスを可能とした。
は、各メモリアクセス装置にメモリ装置に対する優先ア
クセス権を交互に与え、他方のメモリアクセス装置が優
先権を有しているタイミングにおいても、他方のメモリ
アクセス装置に許可を受ける方式でメモリアクセスを許
した事により、効率的なメモリアクセスを可能とした。
また、他方のメモリアクセス装置からのアクセス要求の
許可を１クロックサイクル後に返却することにより遅延
時間上の制限が緩くなった。
許可を１クロックサイクル後に返却することにより遅延
時間上の制限が緩くなった。
装置、３１．４１・・・メモリアクセス許可レジスタ、
３２．４２・・・メモリアクセス要求調停回路、３３゜
４３・・・メモリアクセス制御回路。
３２．４２・・・メモリアクセス要求調停回路、３３゜
４３・・・メモリアクセス制御回路。
Claims (1)
- 【特許請求の範囲】 ２台のメモリ装置ＭＵ０とＭＵ１を２台のメモリアクセ
ス装置ＭＡ０のＭＡ１で共有する計算機システムにおけ
るメモリアクセス制御方式において、 １クロックサイクル目では、前記メモリアクセス装置Ｍ
Ａ０に前記メモリ装置ＭＵ０、前記メモリアクセス装置
ＭＡ１に前記メモリ装置ＭＵ１に対する優先アクセス権
を与え、２クロックサイクル目では、前記メモリアクセ
ス装置ＭＡ１に前記メモリ装置ＭＵ０、前記メモリアク
セス装置ＭＡ０に前記メモリ装置ＭＵ１に対する優先ア
クセス権を与える手段を有し、 他方の前記メモリアクセス装置が、前記メモリ装置に対
する優先アクセス権を有するサイクルにおいて該メモリ
装置に対するアクセスを要求する場合には、該クロック
サイクルにおいて、他方の前記メモリアクセス装置に対
してアクセス要求信号を送り、前記アクセス要求信号を
受けた他方の前記メモリアクセス装置は、該クロックサ
イクルにおいて自装置が、メモリアクセスを行わない場
合に限り、メモリアクセス許可信号を次のクロックサイ
クルに他方の前記メモリアクセス装置に送るとともに次
のアクセスサイクルの自装置のメモリアクセスを抑止す
る手段を有し、 前記メモリアクセス許可信号を受信した前記メモリアク
セス装置が、他方の前記メモリアクセス装置が優先権を
有する次のメモリアクセスサイクルに前記メモリ装置に
対してメモリアクセスを行う手段を有する事を特徴とす
るメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5917590A JPH03260744A (ja) | 1990-03-09 | 1990-03-09 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5917590A JPH03260744A (ja) | 1990-03-09 | 1990-03-09 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03260744A true JPH03260744A (ja) | 1991-11-20 |
Family
ID=13105796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5917590A Pending JPH03260744A (ja) | 1990-03-09 | 1990-03-09 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03260744A (ja) |
-
1990
- 1990-03-09 JP JP5917590A patent/JPH03260744A/ja active Pending
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