JPH0325970A - High breakdown strength semiconductor device - Google Patents
High breakdown strength semiconductor deviceInfo
- Publication number
- JPH0325970A JPH0325970A JP1161681A JP16168189A JPH0325970A JP H0325970 A JPH0325970 A JP H0325970A JP 1161681 A JP1161681 A JP 1161681A JP 16168189 A JP16168189 A JP 16168189A JP H0325970 A JPH0325970 A JP H0325970A
- Authority
- JP
- Japan
- Prior art keywords
- film
- breakdown strength
- shield
- high breakdown
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000015556 catabolic process Effects 0.000 title abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract 1
- 230000007423 decrease Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 229910052698 phosphorus Inorganic materials 0.000 abstract 1
- 239000011574 phosphorus Substances 0.000 abstract 1
- 239000005368 silicate glass Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101000617728 Homo sapiens Pregnancy-specific beta-1-glycoprotein 9 Proteins 0.000 description 1
- 102100021983 Pregnancy-specific beta-1-glycoprotein 9 Human genes 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐圧トランジスタと、これを駆動するための
低耐圧トランジスタを同一半導体基板に形或してなる半
導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device in which a high breakdown voltage transistor and a low breakdown voltage transistor for driving the same are formed on the same semiconductor substrate.
従来のこの種の半導体装置では、高耐圧トランジスタに
高電圧が印加されるため、回路パターン上の一部に電荷
が集積することによる回路の誤動作を防止する目的で、
回路全面にシールドのための金属膜を被着し、この金属
膜を接地電位にせっそぐする構戒がとられている。In conventional semiconductor devices of this type, high voltage is applied to high voltage transistors, so in order to prevent malfunction of the circuit due to charge accumulation on a part of the circuit pattern,
A measure has been taken to cover the entire surface of the circuit with a metal film for shielding, and to bring this metal film to ground potential.
例えば、第3図にその一例を示す。図において、1はP
型半導体基板、2はN型埋込層、3A及び3BはN型エ
ピタキシャル層、4はこのN型エピタキシャル層3A.
3Bを分離するP型分離層である.また、これらN型エ
ピタキシャルi!3A,3Bの表面に素子分離用のフィ
ールド酸化膜5を形威している。For example, an example is shown in FIG. In the figure, 1 is P
2 is an N-type buried layer, 3A and 3B are N-type epitaxial layers, and 4 is the N-type epitaxial layer 3A.
This is a P-type separation layer that separates 3B. In addition, these N-type epitaxial i! A field oxide film 5 for element isolation is formed on the surfaces of 3A and 3B.
そして、分離された一方のN.型エビタキシャル層3A
に高濃度P型拡散層8,高濃度N型拡散層9を形威し、
かつゲート酸化膜6及びゲート電極7を形威して高耐圧
PチャネルMOS}ランジスタを構成している。Then, one of the separated N. Type epitaxial layer 3A
A high concentration P-type diffusion layer 8 and a high concentration N-type diffusion layer 9 are formed,
The gate oxide film 6 and the gate electrode 7 constitute a high voltage P-channel MOS transistor.
また、他のN型エビタキシャルJif3BにはPウェル
10を形戒するとともに、高耐圧トランジスタと同時に
形戒した高濃度P型拡散層8.高濃度N型拡敗層9,ゲ
ート酸化膜6及びゲート電極7で低耐圧のPチャネルM
OS}ランジスタ、NチャネルMOSトランジスタを形
成し、低耐圧ロジック部を構威している。In addition, a P well 10 is formed in the other N-type epitaxial Jif3B, and a high concentration P-type diffusion layer 8. P-channel M with low breakdown voltage due to high concentration N-type diffusion layer 9, gate oxide film 6 and gate electrode 7
OS} transistors and N-channel MOS transistors are formed to form a low breakdown voltage logic section.
そして、全面に第IPSG(リン珪酸ガラス)膜11を
被着し、コンタクトホールを開設して各MOSI−ラン
ジスタのソース・ドレイン領域にアルミニウム配線l2
を接続する。また、この上に第2PSC.膜l3を形或
し、全面にシールドアルミニウム膜l4を形成し、これ
を接地電位(V,)に接続する。その上にシリコン窒化
膜15からなる保護膜を形威している。Then, a first IPSG (phosphosilicate glass) film 11 is deposited on the entire surface, contact holes are opened, and aluminum wiring l2 is formed in the source/drain regions of each MOSI transistor.
Connect. Also, on top of this, the second PSC. A shield aluminum film 14 is formed on the entire surface of the film 13, and this is connected to the ground potential (V,). A protective film made of a silicon nitride film 15 is formed thereon.
上述した従来の半導体装置では、ロジック部を構或する
低耐圧トランジスタ部のN型エピタキシャルIJ3Bの
電位はロジックの電源電圧(4〜6V)であるのに対し
、高耐圧トランジスタ部のN型エピタキシャル層3Aは
高圧電源電圧(200〜300V)となっているが、そ
の上部のシールドアルミニウム膜14は接地電位となっ
ている。このため、高耐圧トランジスタ部では、N型エ
ピタキシャル層3Aとシールドアル逅ニウム膜14との
間に高電界が印加された状態となり、この電界によって
フィールド酸化膜5の下側のN型エピタキシャル層3A
が反転され、この反転層によって高耐圧トランジスタの
耐圧が低下されるという問題が生じている.
本発明はこのようなフィールド酸化膜下側におけるエビ
タキシャル層の反転を防止して、高耐圧トランジスタ部
の耐圧の低下を防止した半導体装置を提供することを目
的とする。In the conventional semiconductor device described above, the potential of the N-type epitaxial layer IJ3B of the low-voltage transistor section constituting the logic section is the logic power supply voltage (4 to 6 V), whereas the potential of the N-type epitaxial layer of the high-voltage transistor section is 3A is a high power supply voltage (200 to 300V), but the shield aluminum film 14 above it is at ground potential. Therefore, in the high voltage transistor section, a high electric field is applied between the N-type epitaxial layer 3A and the shield aluminum film 14, and this electric field causes the N-type epitaxial layer 3A under the field oxide film 5 to
is inverted, and this inversion layer causes a problem in that the withstand voltage of high voltage transistors is reduced. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that prevents such inversion of the epitaxial layer under the field oxide film and prevents a reduction in breakdown voltage of a high breakdown voltage transistor section.
本発明の半導体装置は、高耐圧トランジスタと低耐圧ト
ランジスタの境界領域における素子分離絶縁膜上にそれ
ぞれ独立したシールド金属膜を配設し、前記高耐圧トラ
ンジスタのシールド金R膜を前記半導体基板と同じ電位
に設定している。In the semiconductor device of the present invention, independent shield metal films are provided on the element isolation insulating film in the boundary region of the high voltage transistor and the low voltage transistor, and the shield gold R film of the high voltage transistor is the same as the semiconductor substrate. It is set to the electric potential.
この構或では、高耐圧トランジスタでは、シールド金属
膜と半導体基板との間の電界を低減し、基板における反
転を防止して耐圧の低下を防止する.
〔実施例〕
次に、本発明を図面を参照して説明する。In this structure, in a high-voltage transistor, the electric field between the shield metal film and the semiconductor substrate is reduced, and inversion in the substrate is prevented, thereby preventing a drop in breakdown voltage. [Example] Next, the present invention will be described with reference to the drawings.
第1図は本発明の第1実施例の縦断面図である。FIG. 1 is a longitudinal sectional view of a first embodiment of the present invention.
図において、1はP型半導体基板、2はN型埋込層、3
A,3BはN型エピタキシャル層、4はこのN型エビタ
キシャル層3A,3Bを分離するP型分離層、5は前記
N型エピタキシャル層3A,3Bの表面に形威した素子
分離用のフィールド酸化膜5である。In the figure, 1 is a P-type semiconductor substrate, 2 is an N-type buried layer, and 3 is a P-type semiconductor substrate.
A and 3B are N-type epitaxial layers, 4 is a P-type isolation layer that separates the N-type epitaxial layers 3A and 3B, and 5 is a field oxidation formed on the surface of the N-type epitaxial layers 3A and 3B for element isolation. This is film 5.
また、一方のN型エビタキシャル層3Aには、高濃度P
型拡散層8,高濃度N型拡散層9を形威し、かつゲート
酸化膜6及びゲート電極7を形或して高耐圧Pチャネル
MOSトランジスタを構威している。In addition, one N-type epitaxial layer 3A has a high concentration of P.
A type diffusion layer 8, a high concentration N type diffusion layer 9, a gate oxide film 6, and a gate electrode 7 are formed to form a high breakdown voltage P channel MOS transistor.
また、他のN型エピタキシャル層3Bには、Pウェル1
0を形或するとともに、高耐圧トランジスタと同時に形
威した高濃度P型拡散層8,高濃度N型拡敗層9,ゲー
ト酸化膜6及びゲート電極7で低耐圧のPチャネルMO
SI−ランジスタ、NチャネルMOSI−ランジスタを
形成し、低耐圧ロジック部を構威している。Further, in the other N type epitaxial layer 3B, P well 1
0, and a high concentration P-type diffusion layer 8, a high concentration N-type diffusion layer 9, a gate oxide film 6, and a gate electrode 7 form a low breakdown voltage P-channel MO.
An SI-transistor and an N-channel MOSI-transistor are formed to form a low breakdown voltage logic section.
更に、全面に第IPSG(リン珪酸ガラス)膜11を被
着し、コンタクトホールを開設して各MOSトランジス
タのソース・ドレイン領域にアルξニウム配1a12を
接続する。また、この上に第2PSGII!13を形戒
している。Further, a second IPSG (phosphosilicate glass) film 11 is deposited on the entire surface, and contact holes are opened to connect aluminum ξ interconnections 1a12 to the source and drain regions of each MOS transistor. Also, the second PSGII on top of this! He has a formal precept of 13.
この第2PSG膜13上の前記高耐圧トランジスタ部と
低耐圧トランジスタ部の上には、それぞれ独立したシー
ルドアル果ニウム膜14A,14Bを形威している。そ
して、高耐圧トランジスタ部上のシールドアル果ニウム
膜14Aには高圧電源■.を接続し、低耐圧トランジス
タ部上のシールドアルミニウム膜14Bには接地電位V
。を接続している.
なお、シールドアルミニウム膜14A,14B上には、
シリコン窒化膜からなる保護11115を形威している
。Separate shield aluminum films 14A and 14B are formed on the high voltage transistor section and the low voltage transistor section on the second PSG film 13, respectively. The shield aluminum film 14A on the high-voltage transistor section has a high-voltage power source ■. is connected, and the shield aluminum film 14B on the low voltage transistor section is connected to the ground potential V.
. is connected. Note that on the shield aluminum films 14A and 14B,
A protection layer 11115 made of silicon nitride film is used.
この構戊嘔よれば、高耐圧トランジスタ部では、シール
ドアルミニウム膜14Aには高電圧が印加されているた
め、N型エピタキシャルJW3Aが高電位にされている
場合でも、両者間に高電界が生じることはない。したが
って、N型エビタキシャル層3A、特にフィールド酸化
膜5の下側に反転層が形威されることはなく、高耐圧ト
ランジスタの耐圧低下が防止される.
なお、高耐圧トランジスタ部のシールドアルξニウム膜
14Aを高電位に保持した場合でも、回路パターンの一
部に電荷が集積することにより生じる回路の誤動作を防
止得ることは言うまでもない。According to this concept, in the high voltage transistor section, a high voltage is applied to the shield aluminum film 14A, so even if the N-type epitaxial JW3A is at a high potential, a high electric field will be generated between the two. There isn't. Therefore, an inversion layer is not formed under the N-type epitaxial layer 3A, especially the field oxide film 5, and a drop in breakdown voltage of the high voltage transistor is prevented. It goes without saying that even when the shield aluminum ξ film 14A of the high voltage transistor section is held at a high potential, malfunctions of the circuit caused by accumulation of charges in a part of the circuit pattern can be prevented.
第2図は本発明の第2実施例の縦断面図であり、第1図
と同一部分には同一符号を付してある。FIG. 2 is a longitudinal sectional view of a second embodiment of the present invention, and the same parts as in FIG. 1 are designated by the same reference numerals.
この実施例では、高耐圧トランジスタ部と低耐圧トラン
ジスタ部の境界領域におけるフィールド酸化膜5の上に
のみ、それぞれ独立したシールドアルミニウム膜14A
’,14B’を形戒している。そして、高耐圧トランジ
スタ部のシールドアルミニウム膜14A′を高電位に保
持し、低耐圧トランジスタ部のシールドアルミニウム膜
14B′を接地電位に保持している。In this embodiment, an independent shield aluminum film 14A is provided only on the field oxide film 5 in the boundary region between the high voltage transistor section and the low voltage transistor section.
', 14B' is the precept. The shield aluminum film 14A' of the high voltage transistor section is held at a high potential, and the shield aluminum film 14B' of the low voltage transistor section is held at a ground potential.
この構或によっても、回路の誤動作を防止するとともに
、高耐圧トランジスタ部のフィールド酸化膜5の下側の
N型エビタキシャル層3Aの反転を防止し、耐圧を改善
することは勿論である。This structure also prevents malfunction of the circuit, and also prevents the N-type epitaxial layer 3A under the field oxide film 5 of the high voltage transistor section from being inverted, thereby improving the voltage resistance.
また、この実施例ではフィールド酸化膜5以外はシール
ドアルミニウムll14A’,14B’で被覆されない
ため、素子の故障解析を行うことができる利点がある。Further, in this embodiment, since the parts other than the field oxide film 5 are not covered with shield aluminum 114A', 14B', there is an advantage that failure analysis of the element can be performed.
以上説明したように本発明は、高耐圧トランジスタと低
耐圧トランジスタの境界領域における素子分離絶縁膜上
にそれぞれ独立したシールド金属膜を配設し、かつ高耐
圧トランジスタのシールド金属膜を半導体基板と同じ電
位に設定しているので、高耐圧トランジスタにおけるシ
ールド金属膜と半導体基板との間の電界を低減し、基板
における反転を防止し、高耐圧トランジスタの耐圧を向
上することができる効果がある。As explained above, the present invention provides independent shield metal films on the element isolation insulating film in the boundary region of the high voltage transistor and the low voltage transistor, and the shield metal film of the high voltage transistor is the same as that of the semiconductor substrate. Since it is set at a potential, it is possible to reduce the electric field between the shield metal film and the semiconductor substrate in the high voltage transistor, prevent inversion in the substrate, and improve the voltage resistance of the high voltage transistor.
第1図は本発明の第1実施例の縦断面図、第2図は本発
明の第2実施例の縦断面図、第3図は従来の高耐圧半導
体装置の一例の縦断面図である。
1・・・P型半導体基板、2・・・N型埋込層、3A,
3B・・・N型エピタキシャル層、4・・・P型分離層
、5・・・フィールド酸化膜、6・・・ゲート酸化膜、
7・・・ゲート電極、8・・・高濃度P型拡散層、9・
・・高濃度N型拡敗層、10・・・Pウエル、11・・
・第tpSG膜12・・・アルミニウム配線、13・・
・第2PSG膜、14A,14B,14A’,14B’
・・・シールドアルミニウム膜。FIG. 1 is a vertical cross-sectional view of a first embodiment of the present invention, FIG. 2 is a vertical cross-sectional view of a second embodiment of the present invention, and FIG. 3 is a vertical cross-sectional view of an example of a conventional high voltage semiconductor device. . 1... P-type semiconductor substrate, 2... N-type buried layer, 3A,
3B...N type epitaxial layer, 4...P type isolation layer, 5...Field oxide film, 6...Gate oxide film,
7... Gate electrode, 8... High concentration P-type diffusion layer, 9...
・・High concentration N type spreading layer, 10... P well, 11...
-th tpSG film 12...aluminum wiring, 13...
・Second PSG film, 14A, 14B, 14A', 14B'
...Shield aluminum film.
Claims (1)
半導体基板に形成した半導体装置において、少なくとも
前記各トランジスタの境界領域における素子分離絶縁膜
上にそれぞれ独立したシールド金属膜を配設し、前記高
耐圧トランジスタのシールド金属膜を前記半導体基板と
同じ電位に設定したことを特徴とする高耐圧半導体装置
。1. In a semiconductor device in which a high-voltage transistor and a low-voltage transistor are formed on the same semiconductor substrate, independent shield metal films are disposed on the element isolation insulating film at least in the boundary region of each transistor, and the high-voltage transistor A high voltage semiconductor device, characterized in that the shield metal film is set to the same potential as the semiconductor substrate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1161681A JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1161681A JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0325970A true JPH0325970A (en) | 1991-02-04 |
JP2555889B2 JP2555889B2 (en) | 1996-11-20 |
Family
ID=15739824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1161681A Expired - Fee Related JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2555889B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007109873A (en) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | Semiconductor device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4940885A (en) * | 1972-08-25 | 1974-04-17 | ||
JPS50102280A (en) * | 1974-01-09 | 1975-08-13 | ||
JPS61168253A (en) * | 1985-01-19 | 1986-07-29 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
-
1989
- 1989-06-23 JP JP1161681A patent/JP2555889B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4940885A (en) * | 1972-08-25 | 1974-04-17 | ||
JPS50102280A (en) * | 1974-01-09 | 1975-08-13 | ||
JPS61168253A (en) * | 1985-01-19 | 1986-07-29 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007109873A (en) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2555889B2 (en) | 1996-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
JPH09115999A (en) | Semiconductor integrated circuit device | |
JP3485087B2 (en) | Semiconductor device | |
JPH1084083A (en) | Semiconductor device having static electricity protection circuit | |
JPH0325970A (en) | High breakdown strength semiconductor device | |
JP2737629B2 (en) | Semiconductor device having output circuit of CMOS configuration | |
JPH11154733A (en) | Semiconductor integrated device | |
JPH07335894A (en) | Semiconductor device | |
JP2953213B2 (en) | CMOS integrated circuit | |
JPH01194349A (en) | Semiconductor device | |
JP2748938B2 (en) | Semiconductor integrated circuit device | |
JP2840239B2 (en) | Master slice type semiconductor device | |
JP2555890B2 (en) | Input protection device for semiconductor integrated circuit | |
JP2780896B2 (en) | Method for manufacturing semiconductor integrated circuit | |
JP2975083B2 (en) | Semiconductor device | |
JPS6271258A (en) | Semiconductor integrated circuit device | |
JPH08236522A (en) | Semiconductor chip | |
JP2700365B2 (en) | Semiconductor integrated circuit device | |
JPH0468575A (en) | Electrostatic breakdown protective element of semiconductor integrated circuit | |
JPH1168043A (en) | Esd protective circuit | |
JPH065697A (en) | Semiconductor device | |
JPS592363A (en) | Complementary insulated gate field effect device | |
JP2002076286A (en) | Metal oxide semiconductor device | |
JPS61180467A (en) | Laminated type semiconductor device | |
JPH04323852A (en) | Structure for isolating circuit elements of integrated circuit device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |