JPH0325970A - High breakdown strength semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐圧トランジスタと、これを駆動するための
低耐圧トランジスタを同一半導体基板に形或してなる半
導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device in which a high breakdown voltage transistor and a low breakdown voltage transistor for driving the same are formed on the same semiconductor substrate.
従来のこの種の半導体装置では、高耐圧トランジスタに
高電圧が印加されるため、回路パターン上の一部に電荷
が集積することによる回路の誤動作を防止する目的で、
回路全面にシールドのための金属膜を被着し、この金属
膜を接地電位にせっそぐする構戒がとられている。In conventional semiconductor devices of this type, high voltage is applied to high voltage transistors, so in order to prevent malfunction of the circuit due to charge accumulation on a part of the circuit pattern,
A measure has been taken to cover the entire surface of the circuit with a metal film for shielding, and to bring this metal film to ground potential.
例えば、第３図にその一例を示す。図において、１はＰ
型半導体基板、２はＮ型埋込層、３Ａ及び３ＢはＮ型エ
ピタキシャル層、４はこのＮ型エピタキシャル層３Ａ．
３Ｂを分離するＰ型分離層である．また、これらＮ型エ
ピタキシャルｉ！３Ａ，３Ｂの表面に素子分離用のフィ
ールド酸化膜５を形威している。For example, an example is shown in FIG. In the figure, 1 is P
2 is an N-type buried layer, 3A and 3B are N-type epitaxial layers, and 4 is the N-type epitaxial layer 3A.
This is a P-type separation layer that separates 3B. In addition, these N-type epitaxial i! A field oxide film 5 for element isolation is formed on the surfaces of 3A and 3B.
そして、分離された一方のＮ．型エビタキシャル層３Ａ
に高濃度Ｐ型拡散層８，高濃度Ｎ型拡散層９を形威し、
かつゲート酸化膜６及びゲート電極７を形威して高耐圧
ＰチャネルＭＯＳ｝ランジスタを構成している。Then, one of the separated N. Type epitaxial layer 3A
A high concentration P-type diffusion layer 8 and a high concentration N-type diffusion layer 9 are formed,
The gate oxide film 6 and the gate electrode 7 constitute a high voltage P-channel MOS transistor.
また、他のＮ型エビタキシャルＪｉｆ３ＢにはＰウェル
１０を形戒するとともに、高耐圧トランジスタと同時に
形戒した高濃度Ｐ型拡散層８．高濃度Ｎ型拡敗層９，ゲ
ート酸化膜６及びゲート電極７で低耐圧のＰチャネルＭ
ＯＳ｝ランジスタ、ＮチャネルＭＯＳトランジスタを形
成し、低耐圧ロジック部を構威している。In addition, a P well 10 is formed in the other N-type epitaxial Jif3B, and a high concentration P-type diffusion layer 8. P-channel M with low breakdown voltage due to high concentration N-type diffusion layer 9, gate oxide film 6 and gate electrode 7
OS} transistors and N-channel MOS transistors are formed to form a low breakdown voltage logic section.
そして、全面に第ＩＰＳＧ（リン珪酸ガラス）膜１１を
被着し、コンタクトホールを開設して各ＭＯＳＩ−ラン
ジスタのソース・ドレイン領域にアルミニウム配線ｌ２
を接続する。また、この上に第２ＰＳＣ．膜ｌ３を形或
し、全面にシールドアルミニウム膜ｌ４を形成し、これ
を接地電位（Ｖ，）に接続する。その上にシリコン窒化
膜１５からなる保護膜を形威している。Then, a first IPSG (phosphosilicate glass) film 11 is deposited on the entire surface, contact holes are opened, and aluminum wiring l2 is formed in the source/drain regions of each MOSI transistor.
Connect. Also, on top of this, the second PSC. A shield aluminum film 14 is formed on the entire surface of the film 13, and this is connected to the ground potential (V,). A protective film made of a silicon nitride film 15 is formed thereon.
上述した従来の半導体装置では、ロジック部を構或する
低耐圧トランジスタ部のＮ型エピタキシャルＩＪ３Ｂの
電位はロジックの電源電圧（４〜６Ｖ）であるのに対し
、高耐圧トランジスタ部のＮ型エピタキシャル層３Ａは
高圧電源電圧（２００〜３００Ｖ）となっているが、そ
の上部のシールドアルミニウム膜１４は接地電位となっ
ている。このため、高耐圧トランジスタ部では、Ｎ型エ
ピタキシャル層３Ａとシールドアル逅ニウム膜１４との
間に高電界が印加された状態となり、この電界によって
フィールド酸化膜５の下側のＮ型エピタキシャル層３Ａ
が反転され、この反転層によって高耐圧トランジスタの
耐圧が低下されるという問題が生じている．
本発明はこのようなフィールド酸化膜下側におけるエビ
タキシャル層の反転を防止して、高耐圧トランジスタ部
の耐圧の低下を防止した半導体装置を提供することを目
的とする。In the conventional semiconductor device described above, the potential of the N-type epitaxial layer IJ3B of the low-voltage transistor section constituting the logic section is the logic power supply voltage (4 to 6 V), whereas the potential of the N-type epitaxial layer of the high-voltage transistor section is 3A is a high power supply voltage (200 to 300V), but the shield aluminum film 14 above it is at ground potential. Therefore, in the high voltage transistor section, a high electric field is applied between the N-type epitaxial layer 3A and the shield aluminum film 14, and this electric field causes the N-type epitaxial layer 3A under the field oxide film 5 to
is inverted, and this inversion layer causes a problem in that the withstand voltage of high voltage transistors is reduced. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that prevents such inversion of the epitaxial layer under the field oxide film and prevents a reduction in breakdown voltage of a high breakdown voltage transistor section.
本発明の半導体装置は、高耐圧トランジスタと低耐圧ト
ランジスタの境界領域における素子分離絶縁膜上にそれ
ぞれ独立したシールド金属膜を配設し、前記高耐圧トラ
ンジスタのシールド金Ｒ膜を前記半導体基板と同じ電位
に設定している。In the semiconductor device of the present invention, independent shield metal films are provided on the element isolation insulating film in the boundary region of the high voltage transistor and the low voltage transistor, and the shield gold R film of the high voltage transistor is the same as the semiconductor substrate. It is set to the electric potential.
この構或では、高耐圧トランジスタでは、シールド金属
膜と半導体基板との間の電界を低減し、基板における反
転を防止して耐圧の低下を防止する．
〔実施例〕
次に、本発明を図面を参照して説明する。In this structure, in a high-voltage transistor, the electric field between the shield metal film and the semiconductor substrate is reduced, and inversion in the substrate is prevented, thereby preventing a drop in breakdown voltage. [Example] Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１実施例の縦断面図である。FIG. 1 is a longitudinal sectional view of a first embodiment of the present invention.
図において、１はＰ型半導体基板、２はＮ型埋込層、３
Ａ，３ＢはＮ型エピタキシャル層、４はこのＮ型エビタ
キシャル層３Ａ，３Ｂを分離するＰ型分離層、５は前記
Ｎ型エピタキシャル層３Ａ，３Ｂの表面に形威した素子
分離用のフィールド酸化膜５である。In the figure, 1 is a P-type semiconductor substrate, 2 is an N-type buried layer, and 3 is a P-type semiconductor substrate.
A and 3B are N-type epitaxial layers, 4 is a P-type isolation layer that separates the N-type epitaxial layers 3A and 3B, and 5 is a field oxidation formed on the surface of the N-type epitaxial layers 3A and 3B for element isolation. This is film 5.
また、一方のＮ型エビタキシャル層３Ａには、高濃度Ｐ
型拡散層８，高濃度Ｎ型拡散層９を形威し、かつゲート
酸化膜６及びゲート電極７を形或して高耐圧Ｐチャネル
ＭＯＳトランジスタを構威している。In addition, one N-type epitaxial layer 3A has a high concentration of P.
A type diffusion layer 8, a high concentration N type diffusion layer 9, a gate oxide film 6, and a gate electrode 7 are formed to form a high breakdown voltage P channel MOS transistor.
また、他のＮ型エピタキシャル層３Ｂには、Ｐウェル１
０を形或するとともに、高耐圧トランジスタと同時に形
威した高濃度Ｐ型拡散層８，高濃度Ｎ型拡敗層９，ゲー
ト酸化膜６及びゲート電極７で低耐圧のＰチャネルＭＯ
ＳＩ−ランジスタ、ＮチャネルＭＯＳＩ−ランジスタを
形成し、低耐圧ロジック部を構威している。Further, in the other N type epitaxial layer 3B, P well 1
0, and a high concentration P-type diffusion layer 8, a high concentration N-type diffusion layer 9, a gate oxide film 6, and a gate electrode 7 form a low breakdown voltage P-channel MO.
An SI-transistor and an N-channel MOSI-transistor are formed to form a low breakdown voltage logic section.
更に、全面に第ＩＰＳＧ（リン珪酸ガラス）膜１１を被
着し、コンタクトホールを開設して各ＭＯＳトランジス
タのソース・ドレイン領域にアルξニウム配１ａ１２を
接続する。また、この上に第２ＰＳＧＩＩ！１３を形戒
している。Further, a second IPSG (phosphosilicate glass) film 11 is deposited on the entire surface, and contact holes are opened to connect aluminum ξ interconnections 1a12 to the source and drain regions of each MOS transistor. Also, the second PSGII on top of this! He has a formal precept of 13.
この第２ＰＳＧ膜１３上の前記高耐圧トランジスタ部と
低耐圧トランジスタ部の上には、それぞれ独立したシー
ルドアル果ニウム膜１４Ａ，１４Ｂを形威している。そ
して、高耐圧トランジスタ部上のシールドアル果ニウム
膜１４Ａには高圧電源■．を接続し、低耐圧トランジス
タ部上のシールドアルミニウム膜１４Ｂには接地電位Ｖ
。を接続している．
なお、シールドアルミニウム膜１４Ａ，１４Ｂ上には、
シリコン窒化膜からなる保護１１１１５を形威している
。Separate shield aluminum films 14A and 14B are formed on the high voltage transistor section and the low voltage transistor section on the second PSG film 13, respectively. The shield aluminum film 14A on the high-voltage transistor section has a high-voltage power source ■. is connected, and the shield aluminum film 14B on the low voltage transistor section is connected to the ground potential V.
. is connected. Note that on the shield aluminum films 14A and 14B,
A protection layer 11115 made of silicon nitride film is used.
この構戊嘔よれば、高耐圧トランジスタ部では、シール
ドアルミニウム膜１４Ａには高電圧が印加されているた
め、Ｎ型エピタキシャルＪＷ３Ａが高電位にされている
場合でも、両者間に高電界が生じることはない。したが
って、Ｎ型エビタキシャル層３Ａ、特にフィールド酸化
膜５の下側に反転層が形威されることはなく、高耐圧ト
ランジスタの耐圧低下が防止される．
なお、高耐圧トランジスタ部のシールドアルξニウム膜
１４Ａを高電位に保持した場合でも、回路パターンの一
部に電荷が集積することにより生じる回路の誤動作を防
止得ることは言うまでもない。According to this concept, in the high voltage transistor section, a high voltage is applied to the shield aluminum film 14A, so even if the N-type epitaxial JW3A is at a high potential, a high electric field will be generated between the two. There isn't. Therefore, an inversion layer is not formed under the N-type epitaxial layer 3A, especially the field oxide film 5, and a drop in breakdown voltage of the high voltage transistor is prevented. It goes without saying that even when the shield aluminum ξ film 14A of the high voltage transistor section is held at a high potential, malfunctions of the circuit caused by accumulation of charges in a part of the circuit pattern can be prevented.
第２図は本発明の第２実施例の縦断面図であり、第１図
と同一部分には同一符号を付してある。FIG. 2 is a longitudinal sectional view of a second embodiment of the present invention, and the same parts as in FIG. 1 are designated by the same reference numerals.
この実施例では、高耐圧トランジスタ部と低耐圧トラン
ジスタ部の境界領域におけるフィールド酸化膜５の上に
のみ、それぞれ独立したシールドアルミニウム膜１４Ａ
’，１４Ｂ’を形戒している。そして、高耐圧トランジ
スタ部のシールドアルミニウム膜１４Ａ′を高電位に保
持し、低耐圧トランジスタ部のシールドアルミニウム膜
１４Ｂ′を接地電位に保持している。In this embodiment, an independent shield aluminum film 14A is provided only on the field oxide film 5 in the boundary region between the high voltage transistor section and the low voltage transistor section.
', 14B' is the precept. The shield aluminum film 14A' of the high voltage transistor section is held at a high potential, and the shield aluminum film 14B' of the low voltage transistor section is held at a ground potential.
この構或によっても、回路の誤動作を防止するとともに
、高耐圧トランジスタ部のフィールド酸化膜５の下側の
Ｎ型エビタキシャル層３Ａの反転を防止し、耐圧を改善
することは勿論である。This structure also prevents malfunction of the circuit, and also prevents the N-type epitaxial layer 3A under the field oxide film 5 of the high voltage transistor section from being inverted, thereby improving the voltage resistance.
また、この実施例ではフィールド酸化膜５以外はシール
ドアルミニウムｌｌ１４Ａ’，１４Ｂ’で被覆されない
ため、素子の故障解析を行うことができる利点がある。Further, in this embodiment, since the parts other than the field oxide film 5 are not covered with shield aluminum 114A', 14B', there is an advantage that failure analysis of the element can be performed.
以上説明したように本発明は、高耐圧トランジスタと低
耐圧トランジスタの境界領域における素子分離絶縁膜上
にそれぞれ独立したシールド金属膜を配設し、かつ高耐
圧トランジスタのシールド金属膜を半導体基板と同じ電
位に設定しているので、高耐圧トランジスタにおけるシ
ールド金属膜と半導体基板との間の電界を低減し、基板
における反転を防止し、高耐圧トランジスタの耐圧を向
上することができる効果がある。As explained above, the present invention provides independent shield metal films on the element isolation insulating film in the boundary region of the high voltage transistor and the low voltage transistor, and the shield metal film of the high voltage transistor is the same as that of the semiconductor substrate. Since it is set at a potential, it is possible to reduce the electric field between the shield metal film and the semiconductor substrate in the high voltage transistor, prevent inversion in the substrate, and improve the voltage resistance of the high voltage transistor.
第１図は本発明の第１実施例の縦断面図、第２図は本発
明の第２実施例の縦断面図、第３図は従来の高耐圧半導
体装置の一例の縦断面図である。
１・・・Ｐ型半導体基板、２・・・Ｎ型埋込層、３Ａ，
３Ｂ・・・Ｎ型エピタキシャル層、４・・・Ｐ型分離層
、５・・・フィールド酸化膜、６・・・ゲート酸化膜、
７・・・ゲート電極、８・・・高濃度Ｐ型拡散層、９・
・・高濃度Ｎ型拡敗層、１０・・・Ｐウエル、１１・・
・第ｔｐＳＧ膜１２・・・アルミニウム配線、１３・・
・第２ＰＳＧ膜、１４Ａ，１４Ｂ，１４Ａ’，１４Ｂ’
・・・シールドアルミニウム膜。FIG. 1 is a vertical cross-sectional view of a first embodiment of the present invention, FIG. 2 is a vertical cross-sectional view of a second embodiment of the present invention, and FIG. 3 is a vertical cross-sectional view of an example of a conventional high voltage semiconductor device. . 1... P-type semiconductor substrate, 2... N-type buried layer, 3A,
3B...N type epitaxial layer, 4...P type isolation layer, 5...Field oxide film, 6...Gate oxide film,
7... Gate electrode, 8... High concentration P-type diffusion layer, 9...
・・High concentration N type spreading layer, 10... P well, 11...
-th tpSG film 12...aluminum wiring, 13...
・Second PSG film, 14A, 14B, 14A', 14B'
...Shield aluminum film.
Claims (1)
半導体基板に形成した半導体装置において、少なくとも
前記各トランジスタの境界領域における素子分離絶縁膜
上にそれぞれ独立したシールド金属膜を配設し、前記高
耐圧トランジスタのシールド金属膜を前記半導体基板と
同じ電位に設定したことを特徴とする高耐圧半導体装置
。1. In a semiconductor device in which a high-voltage transistor and a low-voltage transistor are formed on the same semiconductor substrate, independent shield metal films are disposed on the element isolation insulating film at least in the boundary region of each transistor, and the high-voltage transistor A high voltage semiconductor device, characterized in that the shield metal film is set to the same potential as the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161681A JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1161681A JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325970A true JPH0325970A (en) | 1991-02-04 |
| JP2555889B2 JP2555889B2 (en) | 1996-11-20 |
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ID=15739824
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|---|---|---|---|
| JP1161681A Expired - Fee Related JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
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|---|---|
| JP (1) | JP2555889B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109873A (en) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | Semiconductor device |
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|---|---|---|---|---|
| JPS4940885A (en) * | 1972-08-25 | 1974-04-17 | ||
| JPS50102280A (en) * | 1974-01-09 | 1975-08-13 | ||
| JPS61168253A (en) * | 1985-01-19 | 1986-07-29 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
-
1989
- 1989-06-23 JP JP1161681A patent/JP2555889B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JPS4940885A (en) * | 1972-08-25 | 1974-04-17 | ||
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| JPS61168253A (en) * | 1985-01-19 | 1986-07-29 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
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|---|---|---|---|---|
| JP2007109873A (en) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | Semiconductor device |
Also Published As
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|---|---|
| JP2555889B2 (en) | 1996-11-20 |
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