JP2555889B2 - High voltage semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高耐圧トランジスタと、これを駆動するため
の低耐圧トランジスタを同一半導体基板に形成してなる
半導体装置に関する。The present invention relates to a semiconductor device in which a high breakdown voltage transistor and a low breakdown voltage transistor for driving the high breakdown voltage transistor are formed on the same semiconductor substrate.
従来のこの種の半導体装置では、高耐圧トランジスタ
に高電位が印加されるため、回路パターン上の一部に電
荷が集積することによる回路の誤動作を防止する目的
で、回路全面にシールドのための金属膜を被着し、この
金属膜を接地電位にせつそぐする構成がとられている。In this type of conventional semiconductor device, since a high potential is applied to the high breakdown voltage transistor, a shield for the entire circuit surface is provided for the purpose of preventing malfunction of the circuit due to the accumulation of charges on a part of the circuit pattern. A structure is employed in which a metal film is deposited and the metal film is grounded.
例えば、第３図にその一例を示す。図において、１は
Ｐ型半導体基板、２はＮ型埋込層、3A及び3BはＮ型エピ
タキシャル層、４はこのＮ型エピタキシャル層3A,3Bを
分離するＰ型分離層である。また、これらＮ型エピタキ
シャル層3A,3Bの表面に素子分離用のフィールド酸化膜
５を形成している。For example, FIG. 3 shows an example thereof. In the figure, 1 is a P-type semiconductor substrate, 2 is an N-type buried layer, 3A and 3B are N-type epitaxial layers, and 4 is a P-type isolation layer for separating the N-type epitaxial layers 3A and 3B. A field oxide film 5 for element isolation is formed on the surfaces of these N type epitaxial layers 3A and 3B.
そして、分離された一方のＮ型エピタキシャル層3Aに
高濃度Ｐ型拡散層8,高濃度Ｎ型拡散層９を形成し、かつ
ゲート酸化膜６及びゲート電極７を形成して高耐圧Ｐチ
ャネルMOSトランジスタを構成している。A high-concentration P-type diffusion layer 8 and a high-concentration N-type diffusion layer 9 are formed on one of the separated N-type epitaxial layers 3A, and a gate oxide film 6 and a gate electrode 7 are formed to form a high breakdown voltage P-channel MOS. It constitutes a transistor.
また、他のＮ型エピタキシャル層3BにはＰウェル10を
形成するとともに、高耐圧トランジスタと同時に形成し
た高濃度Ｐ型拡散層8,高濃度Ｎ型拡散層9,ゲート酸化膜
６及びゲート電極７で低耐圧のＰチャネルMOSトランジ
スタ、ＮチャネルMOSトランジスタを形成し、低耐圧ロ
ジック部を構成している。Further, the P well 10 is formed in the other N type epitaxial layer 3B, and the high concentration P type diffusion layer 8, the high concentration N type diffusion layer 9, the gate oxide film 6 and the gate electrode 7 which are formed simultaneously with the high breakdown voltage transistor are formed. A low breakdown voltage logic portion is configured by forming a low breakdown voltage P channel MOS transistor and an N channel MOS transistor.
そして、全面に第1PSG（リン珪酸ガラス）膜11を被着
し、コンタクトホールを開設して各MOSトランジスタの
ソース・ドレイン領域にアルミニウム配線12を接続す
る。また、この上に第2PSG膜13を形成し、全面にシール
ドアルミニウム膜14を形成し、これを接地電位（Vss）
に接続する。その上にシリコン窒化膜15からなる保護膜
を形成している。Then, a first PSG (phosphosilicate glass) film 11 is deposited on the entire surface, contact holes are opened, and aluminum wirings 12 are connected to the source / drain regions of each MOS transistor. Further, a second PSG film 13 is formed on top of this, and a shield aluminum film 14 is formed on the entire surface, and this is connected to the ground potential (V ss ).
Connect to. A protective film made of a silicon nitride film 15 is formed on top of it.
上述した従来の半導体装置では、ロジック部を構成す
る低耐圧トランジスタ部のＮ型エピタキシャル層3Bの電
位はロジックの電源電圧（４〜6V）であるのに対し、高
耐圧トランジスタ部のＮ型エピタキシャル層3Aは高圧電
源電圧（200〜300V）となっているが、その上部のシー
ルドアルミニウム膜14は接地電位となっている。このた
め、高耐圧トランジスタ部では、Ｎ型エピタキシャル層
3Aとシールドアルミニウム膜14との間に高電界が印加さ
れた状態となり、この電界によってフィールド酸化膜５
の下側のＮ型エピタキシャル層3Aが反転され、この反転
層によって高耐圧トランジスタの耐圧が低下されるとい
う問題が生じている。In the conventional semiconductor device described above, the potential of the N-type epitaxial layer 3B of the low breakdown voltage transistor portion forming the logic portion is the power supply voltage (4 to 6V) of the logic, whereas the N-type epitaxial layer of the high breakdown voltage transistor portion is 3A has a high-voltage power supply voltage (200 to 300V), but the shield aluminum film 14 above it has a ground potential. Therefore, in the high breakdown voltage transistor portion, the N-type epitaxial layer
A high electric field is applied between the 3A and the shield aluminum film 14, and this electric field causes the field oxide film 5
There is a problem that the lower N-type epitaxial layer 3A is inverted, and the inversion layer lowers the breakdown voltage of the high breakdown voltage transistor.
本発明はこのようなフィールド酸化膜下側におけるエ
ピタキシャル層の反転を防止して、高耐圧トランジスタ
部の耐圧の低下を防止した半導体装置を提供することを
目的とする。It is an object of the present invention to provide a semiconductor device in which the inversion of the epitaxial layer below the field oxide film is prevented to prevent the breakdown voltage of the high breakdown voltage transistor portion from being lowered.
本発明の半導体装置は、少なくとも高耐圧トランジス
タと低耐圧トランジスタの境界領域における素子分離絶
縁膜上に、高耐圧トランジスタと低耐圧トランジスタと
の対向方向に向けて分離独立したシールド金属膜を配設
し、これらのシールド金属膜を各トランジスタの半導体
層と同じ電位、すなわち高耐圧トランジスタ側に位置さ
れるシールド金属膜を高電位とし、低耐圧トランジスタ
側に位置されるシールド金属膜を低電位としている。According to the semiconductor device of the present invention, at least a shield metal film is provided on the element isolation insulating film in the boundary region of the high breakdown voltage transistor and the low breakdown voltage transistor so as to be separated and independent from each other in the facing direction of the high breakdown voltage transistor and the low breakdown voltage transistor. The shield metal film has the same potential as the semiconductor layer of each transistor, that is, the shield metal film located on the high breakdown voltage transistor side has a high potential, and the shield metal film located on the low breakdown voltage transistor side has a low potential.
この構成では、高耐圧トランジスタでは、シールド金
属膜と半導体基板との間の電界を低減し、基板における
反転を防止して耐圧の低下を防止する。With this configuration, in the high breakdown voltage transistor, the electric field between the shield metal film and the semiconductor substrate is reduced, and inversion in the substrate is prevented to prevent the breakdown voltage from decreasing.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１実施例の縦断面図である。図に
おいて、１はＰ型半導体基板、２はＮ型埋込層、3A,3B
はＮ型エピタキシャル層、４はこのＮ型エピタキシャル
層3A,3Bを分離するＰ型分離層、５は前記Ｎ型エピタキ
シャル層3A,3Bの表面に形成した素子分離用のフィール
ド酸化膜５である。FIG. 1 is a vertical sectional view of the first embodiment of the present invention. In the figure, 1 is a P-type semiconductor substrate, 2 is an N-type buried layer, and 3A and 3B.
Is an N type epitaxial layer, 4 is a P type isolation layer for separating the N type epitaxial layers 3A and 3B, and 5 is a field oxide film 5 for element isolation formed on the surface of the N type epitaxial layers 3A and 3B.
また、一方のＮ型エピタキシャル層3Aには、高濃度Ｐ
型拡散層8,高濃度Ｎ型拡散層９を形成し、かつゲート酸
化膜６及びゲート電極７を形成して高耐圧ＰチャネルMO
Sトランジスタを構成している。In addition, one of the N-type epitaxial layers 3A has a high concentration of P
Forming a high-concentration N-type diffusion layer 8 and a high-concentration N-type diffusion layer 9 and forming a gate oxide film 6 and a gate electrode 7.
It constitutes an S-transistor.
また、他のＮ型エピタキシャル層3Bには、Ｐウェル10
を形成するとともに、高耐圧トランジスタと同時に形成
した高濃度Ｐ型拡散層8,高濃度Ｎ型拡散層9,ゲート酸化
膜６及びゲート電極７で低耐圧のＰチャネルMOSトラン
ジスタ、ＮチャネルMOSトランジスタを形成し、低耐圧
ロジック部を構成している。In addition, for the other N-type epitaxial layer 3B, the P well 10
And a high-concentration P-type diffusion layer 8, a high-concentration N-type diffusion layer 9, a gate oxide film 6, and a gate electrode 7 which are formed simultaneously with the high-breakdown-voltage transistor to form a low-breakdown-voltage P-channel MOS transistor and an N-channel MOS transistor. Are formed to form a low breakdown voltage logic portion.
更に、全面に第1PSG（リン珪酸ガラス）膜11を被着
し、コンタクトホールを開設して各MOSトランジスタの
ソース・ドレイン領域にアルミニウム配線12を接続す
る。また、この上に第2PSG膜13を形成している。Further, a first PSG (phosphosilicate glass) film 11 is deposited on the entire surface, contact holes are opened, and aluminum wirings 12 are connected to the source / drain regions of each MOS transistor. Further, the second PSG film 13 is formed on this.
この第2PSG膜13上の前記高耐圧トランジスタ部と低耐
圧トランジスタ部の上には、それぞれ独立したシールド
アルミニウム膜14A,14Bを形成している。そして、高耐
圧トランジスタ部上のシールドアルミニウム膜14Aには
高圧電源VDDを接続し、低耐圧トランジスタ部上のシー
ルドアルミニウム膜14Bには接地電位VSSを接続してい
る。On the high breakdown voltage transistor portion and the low breakdown voltage transistor portion on the second PSG film 13, independent shield aluminum films 14A and 14B are formed. Then, the high voltage power supply V DD is connected to the shield aluminum film 14A on the high breakdown voltage transistor portion, and the ground potential V SS is connected to the shield aluminum film 14B on the low breakdown voltage transistor portion.
なお、シールドアルミニウム膜14A,14B上には、シリ
コン窒化膜からなる保護膜15を形成している。A protective film 15 made of a silicon nitride film is formed on the shield aluminum films 14A and 14B.
この構成によれば、高耐圧トランジスタ部では、シー
ルドアルミニウム膜14Aには高電圧が印加されているた
め、Ｎ型エピタキシャル層3Aが高電位にされている場合
でも、両者間に高電界が生じることはない。したがっ
て、Ｎ型エピタキシャル層3A、特にフィールド酸化膜５
の下側に反転層が形成されることはなく、高耐圧トラン
ジスタの耐圧低下が防止される。According to this structure, in the high breakdown voltage transistor portion, since a high voltage is applied to the shield aluminum film 14A, a high electric field is generated between the two even when the N-type epitaxial layer 3A is at a high potential. There is no. Therefore, the N-type epitaxial layer 3A, especially the field oxide film 5
Since the inversion layer is not formed on the lower side, the breakdown voltage of the high breakdown voltage transistor is prevented from lowering.
なお、高耐圧トランジスタ部のシールドアルミニウム
膜14Aを高電位に保持した場合でも、回路パターンの一
部に電荷が集積することにより生じる回路の誤動作を防
止得ることは言うまでもない。Needless to say, even when the shield aluminum film 14A of the high breakdown voltage transistor portion is held at a high potential, it is possible to prevent the malfunction of the circuit caused by the accumulation of charges in a part of the circuit pattern.
第２図は本発明の第２実施例の縦断面図であり、第１
図と同一部分には同一符号を付してある。FIG. 2 is a vertical cross-sectional view of the second embodiment of the present invention.
The same parts as those in the figure are designated by the same reference numerals.
この実施例では、高耐圧トランジスタ部と低耐圧トラ
ンジスタ部の境界領域におけるフィールド酸化膜５の上
にのみ、それぞれ独立したシールドアルミニウム膜14
A′,14B′を形成している。そして、高耐圧トランジス
タ部のシールドアルミニウム膜14A′を高電位に保持
し、低耐圧トランジスタ部のシールドアルミニウム膜14
B′を接地電位に保持している。In this embodiment, an independent shield aluminum film 14 is provided only on the field oxide film 5 in the boundary region between the high breakdown voltage transistor portion and the low breakdown voltage transistor portion.
A ', 14B' are formed. Then, the shield aluminum film 14A 'of the high breakdown voltage transistor portion is held at a high potential, and the shield aluminum film 14A' of the low breakdown voltage transistor portion is held.
B'is held at ground potential.
この構成によっても、回路の誤動作を防止するととも
に、高耐圧トランジスタ部のフィールド酸化膜５の下側
のＮ型エピタキシャル層3Aの反転を防止し、耐圧を改善
することは勿論である。With this configuration as well, it is of course possible to prevent malfunction of the circuit and prevent inversion of the N-type epitaxial layer 3A below the field oxide film 5 of the high breakdown voltage transistor portion to improve breakdown voltage.
また、この実施例ではフィールド酸化膜５以外はシー
ルドアルミニウム膜14A′,14B′で被覆されないため、
素子の故障解析を行うことができる利点がある。Further, in this embodiment, since the shield aluminum films 14A 'and 14B' except the field oxide film 5 are not covered,
There is an advantage that failure analysis of the element can be performed.
以上説明したように本発明は、高耐圧トランジスタと
低耐圧トランジスタの境界領域における素子分離絶縁膜
上にそれぞれ独立したシールド金属膜を配設し、かつ高
耐圧トランジスタのシールド金属膜を半導体基板と同じ
電位に設定しているので、高耐圧トランジスタにおける
シールド金属膜と半導体基板との間の電界を低減し、基
板における反転を防止し、高耐圧トランジスタの耐圧を
向上することができる効果がある。As described above, according to the present invention, independent shield metal films are provided on the element isolation insulating film in the boundary region between the high breakdown voltage transistor and the low breakdown voltage transistor, and the shield metal film of the high breakdown voltage transistor is the same as the semiconductor substrate. Since the potential is set, the electric field between the shield metal film in the high breakdown voltage transistor and the semiconductor substrate can be reduced, inversion in the substrate can be prevented, and the breakdown voltage of the high breakdown voltage transistor can be improved.
第１図は本発明の第１実施例の縦断面図、第２図は本発
明の第２実施例の縦断面図、第３図は従来の高耐圧半導
体装置の一例の縦断面図である。 １……Ｐ型半導体基板、２……Ｎ型埋込層、3A,3B……
Ｎ型エピタキシャル層、４……Ｐ型分離層、５……フィ
ールド酸化膜、６……ゲート酸化膜、７……ゲート電
極、８……高濃度Ｐ型拡散層、９……高濃度Ｎ型拡散
層、10……Ｐウェル、11……第1PSG膜、12……アルミニ
ウム配線、13……第2PSG膜、14A,14B,14A′,14B′……
シールドアルミニウム膜。FIG. 1 is a vertical sectional view of a first embodiment of the present invention, FIG. 2 is a vertical sectional view of a second embodiment of the present invention, and FIG. 3 is a vertical sectional view of an example of a conventional high breakdown voltage semiconductor device. . 1 ... P-type semiconductor substrate, 2 ... N-type buried layer, 3A, 3B ...
N-type epitaxial layer, 4 ... P-type separation layer, 5 ... Field oxide film, 6 ... Gate oxide film, 7 ... Gate electrode, 8 ... High-concentration P-type diffusion layer, 9 ... High-concentration N-type Diffusion layer, 10 ... P well, 11 ... First PSG film, 12 ... Aluminum wiring, 13 ... Second PSG film, 14A, 14B, 14A ′, 14B ′ ……
Shield aluminum film.
Claims (1)
とを同一半導体基板上の異なる半導体層上に形成し、前
記高耐圧トランジスタの半導体層を高電位とし、前記低
耐圧トランジスタの半導体層を低電位とした半導体装置
において、少なくとも前記各トランジスタの境界領域に
おける素子分離絶縁膜上に、前記高耐圧トランジスタと
低耐圧トランジスタとの対向方向に向けて分離独立した
シールド金属膜を配設し、前記高耐圧トランジスタ側に
位置されるシールド金属膜を高電位とし、前記低耐圧ト
ランジスタ側に位置されるシールド金属膜を低電位とし
たことを特徴とする高耐圧半導体装置。1. A high breakdown voltage transistor and a low breakdown voltage transistor are formed on different semiconductor layers on the same semiconductor substrate, the semiconductor layer of the high breakdown voltage transistor is set to a high potential, and the semiconductor layer of the low breakdown voltage transistor is set to a low potential. In the semiconductor device described above, a shield metal film, which is separated and independent in the direction in which the high breakdown voltage transistor and the low breakdown voltage transistor face each other, is provided at least on the element isolation insulating film in the boundary region of each transistor, and the high breakdown voltage transistor is provided. A high breakdown voltage semiconductor device, wherein a shield metal film located on the side of the low breakdown voltage transistor has a high potential and a shield metal film located on the side of the low breakdown voltage transistor has a low potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161681A JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161681A JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325970A JPH0325970A (en) | 1991-02-04 |
| JP2555889B2 true JP2555889B2 (en) | 1996-11-20 |
Family
ID=15739824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161681A Expired - Fee Related JP2555889B2 (en) | 1989-06-23 | 1989-06-23 | High voltage semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555889B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109873A (en) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940885A (en) * | 1972-08-25 | 1974-04-17 | ||
| JPS50102280A (en) * | 1974-01-09 | 1975-08-13 | ||
| JPS61168253A (en) * | 1985-01-19 | 1986-07-29 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
-
1989
- 1989-06-23 JP JP1161681A patent/JP2555889B2/en not_active Expired - Fee Related
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|---|---|
| JPH0325970A (en) | 1991-02-04 |
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