JP2007109873A

JP2007109873A - Semiconductor device

Info

Publication number: JP2007109873A
Application number: JP2005299021A
Authority: JP
Inventors: Masahiro Hayashi; 正浩林; Takanao Akiba; 高尚秋場; Kunio Watanabe; 邦雄渡辺; 知郎 ▲高▼相; Tomoo Takaai; Han Kenmochi; 範剣持
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-10-13
Filing date: 2005-10-13
Publication date: 2007-04-26

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which prevents a reduction in a breakdown strength at a high reliability. SOLUTION: The semiconductor device contains a semiconductor layer, a first well of a first conductive type formed in a high breakdown strength transistor forming region 100, a high breakdown strength transistor 100P having a second conductive type channel formed in the first well, a second well of a second conductive type adjacent to the first well, a third well of the first conductive type formed in a low breakdown strength transistor forming region 200 and adjacent to the second well, low breakdown strength transistors 200N, 200P formed in the third well, an interlayer insulating layer formed on the semiconductor layer, and a conductive layer 50 formed on the interlayer insulating layer. The conductive layer 50 is not formed in at least one of a first boundary 30 between the first well and the second well, and a second boundary 32 between the second well and the third well in plan view. COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載される半導体装置を縮小化するための研究開発が行われている。このような技術として、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、電子機器に搭載される半導体装置の全体を縮小化する方法がある（例えば特開２００３−２５８１２０号公報参照）。
特開２００３−２５８１２０号公報 In recent years, portable electronic devices have been reduced in weight and size, and research and development for reducing the size of semiconductor devices mounted on the electronic devices has been performed. As such a technique, a low breakdown voltage transistor for low voltage operation and a high breakdown voltage transistor for high voltage operation are mixedly mounted on the same substrate (same chip), and the entire semiconductor device mounted on an electronic device is reduced. There is a method (for example, refer to JP-A-2003-258120).
JP 2003-258120 A

本発明の目的は、信頼性の高い半導体装置を提供することにある。 An object of the present invention is to provide a highly reliable semiconductor device.

本発明にかかる半導体装置は、
半導体層と、
高耐圧トランジスタ形成領域に形成された第１導電型の第１ウェルと、
前記第１ウェルに設けられた第２導電型のチャネルを有する高耐圧トランジスタと、
前記第１ウェルと隣接する第２導電型の第２ウェルと、
低耐圧トランジスタ形成領域に形成され、前記第２ウェルと隣接する第１導電型の第３ウェルと、
前記第３ウェルに設けられた低耐圧トランジスタと、
前記半導体層の上方に形成された層間絶縁層と、
前記層間絶縁層の上方に形成された導電層と、を含み、
前記導電層は、平面視において、前記第１ウェルと前記第２ウェルとの第１境界、および、前記第２ウェルと前記第３ウェルとの第２境界のうちの少なくとも一方には設けられていない。 The semiconductor device according to the present invention is
A semiconductor layer;
A first well of a first conductivity type formed in the high breakdown voltage transistor formation region;
A high voltage transistor having a second conductivity type channel provided in the first well;
A second well of a second conductivity type adjacent to the first well;
A third well of a first conductivity type formed in a low breakdown voltage transistor forming region and adjacent to the second well;
A low breakdown voltage transistor provided in the third well;
An interlayer insulating layer formed above the semiconductor layer;
A conductive layer formed above the interlayer insulating layer,
The conductive layer is provided on at least one of a first boundary between the first well and the second well and a second boundary between the second well and the third well in plan view. Absent.

この半導体装置では、前記導電層が前記第１境界および前記第２境界のうちの少なくとも一方には設けられていない。これにより、前記導電層に加わる電位によって、前記第１境界に形成されるｐｎ接合、および、前記第２境界に形成されるｐｎ接合のうちの少なくとも一方の耐圧が低下するのを防ぐことができる。従って、本発明によれば、信頼性の高い半導体装置を提供することができる。 In this semiconductor device, the conductive layer is not provided on at least one of the first boundary and the second boundary. Accordingly, it is possible to prevent the breakdown voltage of at least one of the pn junction formed at the first boundary and the pn junction formed at the second boundary from being lowered by the potential applied to the conductive layer. . Therefore, according to the present invention, a highly reliable semiconductor device can be provided.

本発明に係る半導体装置において、
前記導電層は、平面視において、前記第１境界および前記第２境界から離れて設けられていることができる。 In the semiconductor device according to the present invention,
The conductive layer may be provided apart from the first boundary and the second boundary in plan view.

本発明に係る半導体装置において、
前記導電層のうち、前記第３ウェルの上方に形成されたものの電位を、前記第３ウェルの電位の±１０Ｖ以内として動作させることができる。 In the semiconductor device according to the present invention,
Of the conductive layers, the potential of those formed above the third well can be operated within ± 10 V of the potential of the third well.

以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings.

１．まず、図１ないし図３を参照しつつ本実施の形態にかかる半導体装置について説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図２は、図１のII−II線に沿った断面図である。図３は、図１のIII−III線に沿った断面図である。なお、図１において、層間絶縁層４０については、便宜上、図示を省略している。 1. First, the semiconductor device according to the present embodiment will be described with reference to FIGS. FIG. 1 is a plan view schematically showing the semiconductor device according to the present embodiment. FIG. 2 is a cross-sectional view taken along line II-II in FIG. FIG. 3 is a cross-sectional view taken along line III-III in FIG. In FIG. 1, the interlayer insulating layer 40 is not shown for convenience.

図１ないし図３に示すように、本実施の形態の半導体装置は、素子領域である高耐圧トランジスタ形成領域１００と、素子領域である低耐圧トランジスタ形成領域２００と、が設けられている。高耐圧トランジスタ形成領域１００には、ｐ型のチャネルを有する高電圧動作用の高耐圧トランジスタ１００Ｐ、および、ｎ型のチャネルを有する高電圧動作用の高耐圧トランジスタ１００Ｎが形成されている。低耐圧トランジスタ形成領域２００には、ｎ型のチャネルを有する低電圧動作用の低耐圧トランジスタ２００Ｎ、および、ｐ型のチャネルを有する低電圧動作用の低耐圧トランジスタ２００Ｐが形成されている。 As shown in FIGS. 1 to 3, the semiconductor device according to the present embodiment is provided with a high breakdown voltage transistor formation region 100 that is an element region and a low breakdown voltage transistor formation region 200 that is an element region. In the high breakdown voltage transistor formation region 100, a high breakdown voltage transistor 100P for high voltage operation having a p-type channel and a high breakdown voltage transistor 100N for high voltage operation having an n type channel are formed. In the low breakdown voltage transistor formation region 200, a low breakdown voltage transistor 200N for low voltage operation having an n-type channel and a low breakdown voltage transistor 200P for low voltage operation having a p type channel are formed.

すなわち、本実施の形態にかかる半導体装置では、同一基板（同一チップ）に、ｎ型の高耐圧トランジスタ１００Ｎおよびｐ型の高耐圧トランジスタ１００Ｐと、ｎ型の低耐圧トランジスタ２００Ｎおよびｐ型の低耐圧トランジスタ２００Ｐと、が混載されている。なお、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、各トランジスタの個数は特に限定されない。 That is, in the semiconductor device according to the present embodiment, the n-type high breakdown voltage transistor 100N and the p-type high breakdown voltage transistor 100P, the n-type low breakdown voltage transistor 200N, and the p-type low breakdown voltage are formed on the same substrate (the same chip). The transistor 200P is mounted together. Although only four transistors are shown in FIG. 1, this is for convenience and the number of each transistor is not particularly limited.

本実施の形態にかかる半導体装置では、高耐圧トランジスタ形成領域１００および低耐圧トランジスタ形成領域２００は、それぞれ素子分離領域４００に囲まれている。素子分離領域４００は、一つの素子領域を囲む四辺形の形状を有している。そして、隣接する素子領域同士では、素子分離領域４００の一辺を共通にしている。即ち、高耐圧トランジスタ形成領域１００と低耐圧トランジスタ形成領域２００との間にある素子分離領域４００は、双方の素子領域の素子分離領域を兼ねている。なお、図１には、素子分離領域４００の半導体層１０の最表面に設けられている高濃度不純物領域４１０（後述する）のみを示すものとする。 In the semiconductor device according to the present embodiment, the high breakdown voltage transistor formation region 100 and the low breakdown voltage transistor formation region 200 are each surrounded by an element isolation region 400. The element isolation region 400 has a quadrilateral shape surrounding one element region. The adjacent element regions share one side of the element isolation region 400. That is, the element isolation region 400 between the high breakdown voltage transistor formation region 100 and the low breakdown voltage transistor formation region 200 also serves as an element isolation region for both element regions. FIG. 1 shows only a high-concentration impurity region 410 (described later) provided on the outermost surface of the semiconductor layer 10 in the element isolation region 400.

また、高耐圧トランジスタ形成領域１００では、ｐ型の高耐圧トランジスタ１００Ｐが素子分離領域４００により囲まれ、一方、ｎ型の高耐圧トランジスタ１００Ｎも素子分離領域４００により囲まれている。ｎ型の高耐圧トランジスタ１００Ｎを囲む素子分離領域４００は、ガードリングをも兼ねていることとなる。つまり、高耐圧トランジスタ形成領域１００では、素子分離領域４００は、高耐圧トランジスタ形成領域１００の全体を囲むと同時に、ｐ型の高耐圧トランジスタ１００Ｐおよびｎ型の高耐圧トランジスタ１００Ｎのそれぞれも囲んでいる。低耐圧トランジスタ形成領域２００は、高耐圧トランジスタ形成領域１００と同様に、素子分離領域４００により囲まれている。 In the high breakdown voltage transistor formation region 100, the p-type high breakdown voltage transistor 100P is surrounded by the element isolation region 400, while the n-type high breakdown voltage transistor 100N is also surrounded by the element isolation region 400. The element isolation region 400 surrounding the n-type high voltage transistor 100N also serves as a guard ring. That is, in the high breakdown voltage transistor formation region 100, the element isolation region 400 surrounds the entire high breakdown voltage transistor formation region 100, and also surrounds each of the p-type high breakdown voltage transistor 100P and the n-type high breakdown voltage transistor 100N. . The low breakdown voltage transistor formation region 200 is surrounded by the element isolation region 400 as in the high breakdown voltage transistor formation region 100.

１．１．次に、高耐圧トランジスタ形成領域１００について、図１および図２を参照しつつ詳細に説明する。 1.1. Next, the high breakdown voltage transistor formation region 100 will be described in detail with reference to FIGS.

図２に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０としては、たとえば、ｐ型のシリコン基板などを用いることができる。半導体層１０に設けられた分離絶縁層２０により、ｐ型の高耐圧トランジスタ１００Ｐとｎ型の高耐圧トランジスタ１００Ｎの形成領域が画定されている。そして、高耐圧トランジスタ形成領域１００は、素子分離領域４００により囲まれている。 As shown in FIG. 2, the semiconductor device according to the present embodiment has a semiconductor layer 10. As the semiconductor layer 10, for example, a p-type silicon substrate can be used. The isolation insulating layer 20 provided in the semiconductor layer 10 defines the formation region of the p-type high breakdown voltage transistor 100P and the n-type high breakdown voltage transistor 100N. The high breakdown voltage transistor formation region 100 is surrounded by the element isolation region 400.

ｐ型高耐圧トランジスタ１００Ｐは、ｎ型の第１ウェル１４４に設けられている。言い換えるならば、第１ウェル１４４の一部は、高耐圧トランジスタ１００Ｐの形成領域に設けられている。ｐ型高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層１３０ａと、第２ゲート絶縁層１３０ｂと、ゲート電極１３２と、サイドウォール絶縁層１３４と、ｐ型の高濃度不純物層であるソース領域１３６と、ｐ型の高濃度不純物層であるドレイン領域１３６と、オフセット絶縁層２４と、ｐ型の低濃度不純物層１３８と、を含む。 The p-type high breakdown voltage transistor 100P is provided in the n-type first well 144. In other words, a part of the first well 144 is provided in the formation region of the high breakdown voltage transistor 100P. The p-type high breakdown voltage transistor 100P includes a first gate insulating layer 130a, a second gate insulating layer 130b, a gate electrode 132, a sidewall insulating layer 134, a source region 136 that is a p-type high-concentration impurity layer, A drain region 136 that is a p-type high-concentration impurity layer, an offset insulating layer 24, and a p-type low-concentration impurity layer 138 are included.

第１ゲート絶縁層１３０ａは、半導体層１０の上であって、第１ウェル１４４内のチャネル領域の上に設けられている。第２ゲート絶縁層１３０ｂは、オフセット絶縁層２４の上に形成されている。第１ゲート絶縁層１３０ａは、第２ゲート絶縁層１３０ｂに挟まれて形成されている。第２ゲート絶縁層１３０ｂの膜厚は、第１ゲート絶縁層１３０ａの膜厚よりも小さい。第１ゲート絶縁層１３０ａおよび第２ゲート絶縁層１３０ｂの上には、ゲート電極１３２が形成されている。サイドウォール絶縁層１３４は、ゲート電極１３２の側方に形成されている。 The first gate insulating layer 130 a is provided on the semiconductor layer 10 and on the channel region in the first well 144. The second gate insulating layer 130 b is formed on the offset insulating layer 24. The first gate insulating layer 130a is formed so as to be sandwiched between the second gate insulating layers 130b. The thickness of the second gate insulating layer 130b is smaller than the thickness of the first gate insulating layer 130a. A gate electrode 132 is formed on the first gate insulating layer 130a and the second gate insulating layer 130b. The sidewall insulating layer 134 is formed on the side of the gate electrode 132.

ソース領域１３６およびドレイン領域１３６は、低濃度不純物層１３８内の上部に形成されている。ソース領域１３６およびドレイン領域１３６では、ｐ型の低濃度不純物層１３８に比べ、不純物濃度を濃くすることができる。オフセット絶縁層２４は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層２４は、ソース領域１３６と第１ゲート絶縁層１３０ａ下のチャネル領域との間、および、ドレイン領域１３６と第１ゲート絶縁層１３０ａ下のチャネル領域との間に形成されている。オフセット絶縁層２４は、低濃度不純物層１３８に内包されている。 The source region 136 and the drain region 136 are formed in the upper part in the low concentration impurity layer 138. In the source region 136 and the drain region 136, the impurity concentration can be higher than that in the p-type low-concentration impurity layer 138. The offset insulating layer 24 is formed to be embedded in the upper surface side of the semiconductor layer 10. The offset insulating layer 24 is formed between the source region 136 and the channel region under the first gate insulating layer 130a, and between the drain region 136 and the channel region under the first gate insulating layer 130a. The offset insulating layer 24 is included in the low concentration impurity layer 138.

低濃度不純物層１３８は、第１ウェル１４４内の上部に形成されている。低濃度不純物層１３８は、ソース領域１３６およびドレイン領域１３６の全てと重なっており、ソース領域１３６およびドレイン領域１３６よりも深く形成されている。即ち、低濃度不純物層１３８は、ソース領域１３６およびドレイン領域１３６を内包している。第１ウェル１４４は、半導体層１０内の上部に形成されている。 The low concentration impurity layer 138 is formed in the upper portion of the first well 144. The low concentration impurity layer 138 overlaps all of the source region 136 and the drain region 136 and is formed deeper than the source region 136 and the drain region 136. That is, the low concentration impurity layer 138 includes the source region 136 and the drain region 136. The first well 144 is formed in the upper part in the semiconductor layer 10.

さらに、高耐圧トランジスタ１００Ｐは、ｎ型のガードリング１４０により囲まれている。ガードリング１４０は、分離絶縁層２０により高耐圧トランジスタ１００Ｐと離間された半導体層１０に設けられている。そして、ガードリング１４０は、ｎ型低濃度不純物領域１４２に内包されている。ｎ型低濃度不純物領域１４２は、ｎ型の第１ウェル１４４に内包されている。つまり、第１ウェル１４４は、ｐ型低濃度不純物層１３８およびｎ型低濃度不純物領域１４２を内包している。 Further, the high breakdown voltage transistor 100P is surrounded by an n-type guard ring 140. The guard ring 140 is provided in the semiconductor layer 10 separated from the high breakdown voltage transistor 100P by the isolation insulating layer 20. The guard ring 140 is included in the n-type low concentration impurity region 142. The n-type low concentration impurity region 142 is included in the n-type first well 144. That is, the first well 144 includes the p-type low concentration impurity layer 138 and the n-type low concentration impurity region 142.

ｎ型高耐圧トランジスタ１００Ｎは、図２に示すように、ｎ型の第１ウェル１４４と隣接するｐ型の第２ウェル１２４に設けられている。言い換えるならば、第２ウェル１２４の一部は、高耐圧トランジスタ１００Ｎの形成領域に設けられている。ｎ型高耐圧トランジスタ１００Ｎは、第１ゲート絶縁層１１０ａと、第２ゲート絶縁層１１０ｂと、ゲート電極１１２と、サイドウォール絶縁層１１４と、ｎ型の高濃度不純物層であるソース領域１１６と、ｐ型の高濃度不純物層であるドレイン領域１１６と、オフセット絶縁層２４と、ｎ型低濃度不純物層１１８と、を含む。それぞれの部材の構成については、不純物の導電型が異なる以外は、上述の高耐圧トランジスタ１００Ｐと同様であるため、その詳細な説明を省略する。 As shown in FIG. 2, the n-type high breakdown voltage transistor 100N is provided in a p-type second well 124 adjacent to the n-type first well 144. In other words, a part of the second well 124 is provided in the formation region of the high breakdown voltage transistor 100N. The n-type high breakdown voltage transistor 100N includes a first gate insulating layer 110a, a second gate insulating layer 110b, a gate electrode 112, a sidewall insulating layer 114, a source region 116 that is an n-type high-concentration impurity layer, A drain region 116 which is a p-type high concentration impurity layer, an offset insulating layer 24, and an n-type low concentration impurity layer 118 are included. Since the configuration of each member is the same as that of the above-described high breakdown voltage transistor 100P except that the conductivity type of the impurity is different, detailed description thereof is omitted.

図２に示すように、本実施形態にかかる半導体装置は、層間絶縁層４０と、導電層５０と、を含む。層間絶縁層４０は、半導体層１０の上方に形成されている。導電層５０は、層間絶縁層４０の上に形成されている。図示の例では、導電層５０は、第１層目の配線層である。導電層５０は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｐ型の高耐圧トランジスタ１００Ｐのゲート電極１３２、ソース領域１３６、およびドレイン領域１３６のそれぞれと個別に接続されている。また、導電層５０は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｎ型の高耐圧トランジスタ１００Ｎのゲート電極１１２、ソース領域１１６、およびドレイン領域１１６のそれぞれと個別に接続されている。 As shown in FIG. 2, the semiconductor device according to the present embodiment includes an interlayer insulating layer 40 and a conductive layer 50. The interlayer insulating layer 40 is formed above the semiconductor layer 10. The conductive layer 50 is formed on the interlayer insulating layer 40. In the illustrated example, the conductive layer 50 is a first wiring layer. The conductive layer 50 is formed of, for example, a contact layer (not shown) embedded in a contact hole formed through the interlayer insulating layer 40, and the gate electrode 132, the source region 136, the p-type high breakdown voltage transistor 100P, The drain region 136 and the drain region 136 are individually connected. Further, the conductive layer 50 is formed of, for example, a contact layer (not shown) embedded in a contact hole penetrating the interlayer insulating layer 40, and the gate electrode 112 and the source region of the n-type high breakdown voltage transistor 100N. 116 and the drain region 116 are individually connected.

導電層５０のうち、ｐ型の高耐圧トランジスタ１００Ｐを囲むガードリング１４０の上方に形成されたもの（以下「第１導電層」ともいう）５１は、シールド層として機能することができる。シールド層は、その上方に形成された配線層（図示せず）に与えられる高電位が半導体層１０に与える影響を緩和することができる。第１導電層５１は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）によりガードリング１４０と接続されている。第１導電層５１の平面形状は、例えば図１に示すような矩形のリング状であることができる。第１導電層５１は、平面視において、ガードリング１４０を完全に覆うことができる。 Of the conductive layer 50, one (hereinafter also referred to as “first conductive layer”) 51 formed above the guard ring 140 surrounding the p-type high breakdown voltage transistor 100 P can function as a shield layer. The shield layer can alleviate the influence of the high potential applied to the wiring layer (not shown) formed thereabove on the semiconductor layer 10. The first conductive layer 51 is connected to the guard ring 140 by, for example, a contact layer (not shown) embedded in a contact hole formed through the interlayer insulating layer 40. The planar shape of the first conductive layer 51 can be, for example, a rectangular ring shape as shown in FIG. The first conductive layer 51 can completely cover the guard ring 140 in plan view.

１．２．次に、低耐圧トランジスタ形成領域２００について、図１および図３を参照しつつ詳細に説明する。 1.2. Next, the low breakdown voltage transistor formation region 200 will be described in detail with reference to FIGS.

図３に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０に設けられた分離絶縁層２０により、まず、低耐圧トランジスタ形成領域２００が画定されている。低耐圧トランジスタ形成領域２００内には、ｐ型の低耐圧トランジスタ２００Ｐとｎ型の低耐圧トランジスタ２００Ｎとが形成されている。さらに、低耐圧トランジスタ２００Ｐと低耐圧トランジスタ２００Ｎとを囲むように、ｎ型のガードリング２０４が形成されている。そして、低耐圧トランジスタ形成領域２００を囲むように、素子分離領域４００が形成されている。すなわち、ｐ型低耐圧トランジスタ２００Ｐおよびｎ型低耐圧トランジスタ２００Ｎは、ガードリング２０４と素子分離領域４００とに囲まれていることになる。 As shown in FIG. 3, the semiconductor device according to the present embodiment has a semiconductor layer 10. First, a low breakdown voltage transistor formation region 200 is defined by the isolation insulating layer 20 provided in the semiconductor layer 10. In the low breakdown voltage transistor formation region 200, a p-type low breakdown voltage transistor 200P and an n-type low breakdown voltage transistor 200N are formed. Further, an n-type guard ring 204 is formed so as to surround the low breakdown voltage transistor 200P and the low breakdown voltage transistor 200N. An element isolation region 400 is formed so as to surround the low breakdown voltage transistor formation region 200. That is, the p-type low breakdown voltage transistor 200P and the n-type low breakdown voltage transistor 200N are surrounded by the guard ring 204 and the element isolation region 400.

図３に示すように、ｐ型低耐圧トランジスタ２００Ｐは、ｎ型ウェル２４２に設けられている。言い換えるならば、ｎ型ウェル２４２の一部は、ｐ型低耐圧トランジスタ２００Ｐの形成領域に設けられている。ｐ型低耐圧トランジスタ２００Ｐは、ゲート絶縁層２３０と、ゲート電極２３２と、サイドウォール絶縁層２３４と、ｐ型の低濃度不純物層２３８と、ｐ型の高濃度不純物層であるソース領域２３６と、ｐ型の高濃度不純物層であるドレイン領域２３６と、を含む。 As shown in FIG. 3, the p-type low breakdown voltage transistor 200 P is provided in the n-type well 242. In other words, a part of the n-type well 242 is provided in the formation region of the p-type low breakdown voltage transistor 200P. The p-type low breakdown voltage transistor 200P includes a gate insulating layer 230, a gate electrode 232, a sidewall insulating layer 234, a p-type low-concentration impurity layer 238, a source region 236 that is a p-type high-concentration impurity layer, and a drain region 236 which is a p-type high concentration impurity layer.

ゲート絶縁層２３０は、ｎ型ウェル２４２内のチャネル領域の上に設けられている。ゲート電極２３２は、ゲート絶縁層２３０の上に形成されている。サイドウォール絶縁層２３４は、ゲート電極２３２の側方に形成されている。低濃度不純物層２３８、ソース領域２３６、およびドレイン領域２３６は、ｎ型ウェル２４２の上部であって、ゲート絶縁層２３０下のチャネル領域と分離絶縁層２０との間に形成されている。低濃度不純物層２３８は、ソース領域２３６およびドレイン領域２３６よりも浅く形成されている。低濃度不純物層２３８は、サイドウォール絶縁層２３４の下方に形成されている。ｎ型の低濃度不純物層２３８では、ｎ型のソース領域２３６およびドレイン領域２３６に比べ、不純物濃度を薄くすることができる。ｎ型ウェル２４２は、半導体層１０内の上部に形成されている。ｎ型ウェル２４２は、低濃度不純物層２３８、ソース領域２３６、およびドレイン領域２３６を内包している。 The gate insulating layer 230 is provided on the channel region in the n-type well 242. The gate electrode 232 is formed on the gate insulating layer 230. The sidewall insulating layer 234 is formed on the side of the gate electrode 232. The low concentration impurity layer 238, the source region 236, and the drain region 236 are formed above the n-type well 242 and between the channel region under the gate insulating layer 230 and the isolation insulating layer 20. The low concentration impurity layer 238 is formed shallower than the source region 236 and the drain region 236. The low concentration impurity layer 238 is formed below the sidewall insulating layer 234. In the n-type low-concentration impurity layer 238, the impurity concentration can be reduced as compared with the n-type source region 236 and the drain region 236. The n-type well 242 is formed in the upper part in the semiconductor layer 10. The n-type well 242 includes a low-concentration impurity layer 238, a source region 236, and a drain region 236.

また、ｎ型ウェル２４２には、分離絶縁層２０により低耐圧トランジスタ２００Ｐと分離された位置に、ｎ型ウェル２４２の電位を取るためのコンタクト領域２４０が設けられている。コンタクト領域２４０は、ｎ型の不純物領域からなる。 The n-type well 242 is provided with a contact region 240 for taking the potential of the n-type well 242 at a position separated from the low breakdown voltage transistor 200P by the isolation insulating layer 20. Contact region 240 is made of an n-type impurity region.

図３に示すように、ｎ型低耐圧トランジスタ２００Ｎは、ｐ型ウェル２２２に設けられている。言い換えるならば、ｐ型ウェル２２２の一部は、ｎ型低耐圧トランジスタ２００Ｎの形成領域に設けられている。ｎ型低耐圧トランジスタ２００Ｎは、ゲート絶縁層２１０と、ゲート電極２１２と、サイドウォール絶縁層２１４と、ｎ型の低濃度不純物層２１８と、ｎ型の高濃度不純物層であるソース領域２１６と、ｎ型の高濃度不純物層であるドレイン領域２１６と、を含む。さらに、ｐ型ウェル２２２内には、分離絶縁層２０により低耐圧トランジスタ２００Ｎと分離された位置に、ｐ型ウェル２２２の電位を取るためのコンタクト領域２２０が設けられている。なお、それぞれの部材の位置関係については、上述の低耐圧トランジスタ２００Ｐと同様であるため、その詳細な説明を省略する。 As shown in FIG. 3, the n-type low breakdown voltage transistor 200 N is provided in the p-type well 222. In other words, a part of the p-type well 222 is provided in the formation region of the n-type low breakdown voltage transistor 200N. The n-type low breakdown voltage transistor 200N includes a gate insulating layer 210, a gate electrode 212, a sidewall insulating layer 214, an n-type low-concentration impurity layer 218, a source region 216 that is an n-type high-concentration impurity layer, and a drain region 216 which is an n-type high concentration impurity layer. Further, in the p-type well 222, a contact region 220 for taking the potential of the p-type well 222 is provided at a position separated from the low breakdown voltage transistor 200N by the isolation insulating layer 20. Note that the positional relationship between the respective members is the same as that of the above-described low breakdown voltage transistor 200P, and thus detailed description thereof is omitted.

低耐圧トランジスタ２００Ｐおよび低耐圧トランジスタ２００Ｎを囲むように、ガードリング２０４が設けられている。ガードリング２０４は、分離絶縁層２０により、低耐圧トランジスタ２００Ｐおよび低耐圧トランジスタ２００Ｎから分離され、かつ、素子分離領域４００から分離された領域に設けられている。さらに、ガードリング２０４は、ｎ型の不純物領域２０６に内包され、該不純物領域２０６は、ｎ型の第３ウェル２０２に内包されている。つまり、第３ウェル２０２は、不純物領域２０６、ｎ型ウェル２４２、およびｐ型ウェル２２２を内包している。 A guard ring 204 is provided so as to surround the low voltage transistor 200P and the low voltage transistor 200N. The guard ring 204 is provided in a region separated from the low-voltage transistor 200P and the low-voltage transistor 200N by the isolation insulating layer 20 and from the element isolation region 400. Further, the guard ring 204 is included in the n-type impurity region 206, and the impurity region 206 is included in the n-type third well 202. That is, the third well 202 includes the impurity region 206, the n-type well 242, and the p-type well 222.

図３に示すように、本実施形態にかかる半導体装置は、層間絶縁層４０と、導電層５０と、を含む。層間絶縁層４０は、半導体層１０の上方に形成されている。導電層５０は、層間絶縁層４０の上に形成されている。図示の例では、導電層５０は、第１層目の配線層である。導電層５０のうち、第３ウェル２０２の上方に形成されたもの（以下「第２導電層」ともいう）５２は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｐ型の低耐圧トランジスタ２００Ｐのゲート電極２３２、ソース領域２３６、およびドレイン領域２３６のそれぞれと個別に接続されている。また、第２導電層５２は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｎ型の低耐圧トランジスタ２００Ｎのゲート電極２１２、ソース領域２１６、およびドレイン領域２１６のそれぞれと個別に接続されている。 As shown in FIG. 3, the semiconductor device according to the present embodiment includes an interlayer insulating layer 40 and a conductive layer 50. The interlayer insulating layer 40 is formed above the semiconductor layer 10. The conductive layer 50 is formed on the interlayer insulating layer 40. In the illustrated example, the conductive layer 50 is a first wiring layer. The conductive layer 50 formed above the third well 202 (hereinafter also referred to as “second conductive layer”) 52 is embedded in, for example, a contact hole formed through the interlayer insulating layer 40. Each contact layer (not shown) is individually connected to each of the gate electrode 232, the source region 236, and the drain region 236 of the p-type low breakdown voltage transistor 200P. The second conductive layer 52 is formed of, for example, a gate electrode 212 of the n-type low breakdown voltage transistor 200N by a contact layer (not shown) embedded in a contact hole formed through the interlayer insulating layer 40. Each of the source region 216 and the drain region 216 is individually connected.

第２導電層５２のうち、低耐圧トランジスタ２００Ｐおよび低耐圧トランジスタ２００Ｎを囲むガードリング２０４の上方に形成されたもの（以下「第３導電層」ともいう）５３は、その上方に形成された配線層（図示せず）に与えられる高電位が半導体層１０に与える影響を緩和することができる。第３導電層５３は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）によりガードリング２０４と接続されている。第３導電層５３の平面形状は、例えば図１に示すような矩形のリング状であることができる。第３導電層５３は、平面視において、ガードリング２０４を完全に覆うことができる。なお、第３導電層５３を設けないことも可能である。 Of the second conductive layer 52, the one formed above the guard ring 204 (hereinafter also referred to as “third conductive layer”) 53 surrounding the low breakdown voltage transistor 200 P and the low breakdown voltage transistor 200 N is a wiring formed above the same. The influence of the high potential applied to the layer (not shown) on the semiconductor layer 10 can be reduced. The third conductive layer 53 is connected to the guard ring 204 by, for example, a contact layer (not shown) embedded in a contact hole formed through the interlayer insulating layer 40. The planar shape of the third conductive layer 53 can be, for example, a rectangular ring shape as shown in FIG. The third conductive layer 53 can completely cover the guard ring 204 in plan view. Note that the third conductive layer 53 may not be provided.

本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたもの以外のものの電位は、第３ウェル２０２の電位の±１０Ｖ以内として設定されることができる。また、本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたものの電位は、ｐ型ウェル２２２の電位の±１０Ｖ以内として設定されることができる。 When the semiconductor device according to the present embodiment is operated, the potential of the second conductive layer 52 (including the third conductive layer 53) other than that formed above the p-type well 222 is the third well. It can be set within ± 10 V of the potential of 202. Further, when the semiconductor device according to the present embodiment is operated, the potential of the second conductive layer 52 (including the third conductive layer 53) formed above the p-type well 222 is the p-type well 222. Can be set within ± 10V of the potential of.

１．３．次に、素子分離領域４００について、図１ないし図３を参照しつつ詳細に説明する。 1.3. Next, the element isolation region 400 will be described in detail with reference to FIGS.

上述したように、素子分離領域４００は、高耐圧トランジスタ形成領域１００および低耐圧トランジスタ形成領域２００を囲んでいる。そして、隣り合う素子領域同士では、素子分離領域４００の一辺を共通にしている。 As described above, the element isolation region 400 surrounds the high breakdown voltage transistor formation region 100 and the low breakdown voltage transistor formation region 200. The adjacent element regions share one side of the element isolation region 400.

この素子分離領域４００について、図３を参照しつつ説明する。素子分離領域４００は、低耐圧トランジスタ形成領域２００を囲む第１分離絶縁層４２０の一部と、第１分離絶縁層４２０の端から所定の距離を有して、低耐圧トランジスタ形成領域２００を囲んで設けられた第２分離絶縁層４２２の一部と、を含む。なお、第２分離絶縁層４２２は、低耐圧トランジスタ形成領域２００と隣接する高耐圧トランジスタ形成領域１００を囲む分離絶縁層２０でもある。そして、素子分離領域４００は、第１分離絶縁層４２０と第２分離絶縁層４２２との間の半導体層１０に設けられたｐ型の高濃度不純物領域４１０と、高濃度不純物領域４１０を内包するｐ型の中濃度不純物領域４１２と、中濃度不純物領域４１２を内包するｐ型の低濃度不純物領域４１４と、を含む。つまり、素子分離領域４００には、不純物濃度が半導体層１０の表面に近づくにつれて濃くなるよう３重の不純物領域が設けられている。 The element isolation region 400 will be described with reference to FIG. The element isolation region 400 surrounds the low breakdown voltage transistor formation region 200 with a predetermined distance from a part of the first isolation insulation layer 420 surrounding the low breakdown voltage transistor formation region 200 and the end of the first isolation insulation layer 420. And a part of the second isolation insulating layer 422 provided in the above. Note that the second isolation insulating layer 422 is also the isolation insulating layer 20 surrounding the high breakdown voltage transistor formation region 100 adjacent to the low breakdown voltage transistor formation region 200. The element isolation region 400 includes a p-type high concentration impurity region 410 provided in the semiconductor layer 10 between the first isolation insulating layer 420 and the second isolation insulating layer 422, and the high concentration impurity region 410. A p-type medium concentration impurity region 412 and a p-type low concentration impurity region 414 including the medium concentration impurity region 412 are included. That is, the element isolation region 400 is provided with triple impurity regions so that the impurity concentration increases as it approaches the surface of the semiconductor layer 10.

ついで、図２を参照しつつ、高耐圧トランジスタ形成領域１００を囲む素子分離領域４００について説明する。高耐圧トランジスタ形成領域１００では、上述したように、高耐圧トランジスタ１００Ｐおよび高耐圧トランジスタ１００Ｎのそれぞれが素子分離領域４００に囲まれている。このとき、ｎ型の高耐圧トランジスタ１００Ｎを囲むｐ型のガードリング１２０が、素子分離領域４００の役割を果たすこととなる。つまり、分離絶縁層２０は、素子分離領域４００の第１分離絶縁層４２０および第２分離絶縁層４２２に相当し、ガードリング１２０は、高濃度不純物領域４１０に相当し、ｐ型の低濃度不純物領域１２２は、中濃度不純物領域４１２に相当し、第２ウェル１２４は、低濃度不純物領域４１４に相当することとなる。第２ウェル１２４と低濃度不純物領域４１４とは、異なる符号で図示しているが、連続した一つのウェルである。従って、以下、低濃度不純物領域４１４を第２ウェル４１４とも呼ぶこととする。低濃度不純物領域（第２ウェル）４１４は、図２および図３に示すように、ｎ型の第１ウェル１４４と隣接し、ｎ型の第３ウェル２０２と隣接する。 Next, the element isolation region 400 surrounding the high breakdown voltage transistor formation region 100 will be described with reference to FIG. In the high breakdown voltage transistor formation region 100, as described above, each of the high breakdown voltage transistor 100P and the high breakdown voltage transistor 100N is surrounded by the element isolation region 400. At this time, the p-type guard ring 120 surrounding the n-type high breakdown voltage transistor 100N serves as the element isolation region 400. That is, the isolation insulating layer 20 corresponds to the first isolation insulating layer 420 and the second isolation insulating layer 422 of the element isolation region 400, and the guard ring 120 corresponds to the high concentration impurity region 410, and the p-type low concentration impurity. The region 122 corresponds to the medium concentration impurity region 412, and the second well 124 corresponds to the low concentration impurity region 414. Although the second well 124 and the low-concentration impurity region 414 are illustrated with different symbols, they are one continuous well. Therefore, hereinafter, the low concentration impurity region 414 is also referred to as a second well 414. As shown in FIGS. 2 and 3, the low concentration impurity region (second well) 414 is adjacent to the n-type first well 144 and adjacent to the n-type third well 202.

素子分離領域４００に設けられる不純物領域のうち、底面がもっとも深い位置にある低濃度不純物領域４１４の底面は、低耐圧トランジスタ形成領域２００に設けられている第３ウェル２０２の底面と比して深い位置に設けられている。 Of the impurity regions provided in the element isolation region 400, the bottom surface of the low concentration impurity region 414 having the deepest bottom surface is deeper than the bottom surface of the third well 202 provided in the low breakdown voltage transistor formation region 200. In the position.

図２および図３に示すように、本実施形態にかかる半導体装置は、層間絶縁層４０と、導電層５０と、を含む。層間絶縁層４０は、半導体層１０の上方に形成されている。導電層５０は、層間絶縁層４０の上に形成されている。図示の例では、導電層５０は、第１層目の配線層である。 As shown in FIGS. 2 and 3, the semiconductor device according to the present embodiment includes an interlayer insulating layer 40 and a conductive layer 50. The interlayer insulating layer 40 is formed above the semiconductor layer 10. The conductive layer 50 is formed on the interlayer insulating layer 40. In the illustrated example, the conductive layer 50 is a first wiring layer.

導電層５０のうち、ｎ型の高耐圧トランジスタ１００Ｎを囲むガードリング１２０の上方に形成されたもの（以下「第４導電層」ともいう）５４、および、素子分離領域４００の高濃度不純物領域４１０の上方に形成されたもの（以下「第５導電層」ともいう）５５は、シールド層として機能することができる。これらのシールド層は、その上方に形成された配線層（図示せず）に与えられる高電位が半導体層１０に与える影響を緩和することができる。第４導電層５４は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）によりガードリング１２０と接続されている。第５導電層５５は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により高濃度不純物領域４１０と接続されている。第４導電層５４および第５導電層５５の平面形状は、例えば図１に示すような矩形のリング状であることができる。第４導電層５４および第５導電層５５は、平面視において、ガードリング１２０および高濃度不純物領域４１０を完全に覆うことができる。 Among the conductive layers 50, those formed above the guard ring 120 surrounding the n-type high breakdown voltage transistor 100 N (hereinafter also referred to as “fourth conductive layer”) 54, and the high-concentration impurity regions 410 of the element isolation region 400. 55 (hereinafter also referred to as “fifth conductive layer”) 55 formed above can function as a shield layer. These shield layers can alleviate the influence of the high potential applied to the wiring layer (not shown) formed thereabove on the semiconductor layer 10. For example, the fourth conductive layer 54 is connected to the guard ring 120 by a contact layer (not shown) embedded in a contact hole formed through the interlayer insulating layer 40. For example, the fifth conductive layer 55 is connected to the high-concentration impurity region 410 by a contact layer (not shown) embedded in a contact hole formed through the interlayer insulating layer 40. The planar shape of the fourth conductive layer 54 and the fifth conductive layer 55 can be, for example, a rectangular ring shape as shown in FIG. The fourth conductive layer 54 and the fifth conductive layer 55 can completely cover the guard ring 120 and the high concentration impurity region 410 in plan view.

１．４．次に、導電層５０のレイアウトについて、図１ないし図３を参照しつつ詳細に説明する。 1.4. Next, the layout of the conductive layer 50 will be described in detail with reference to FIGS.

導電層５０は、図１および図２に示すように、平面視において、第１ウェル１４４と第２ウェル１２４，４１４との第１境界３０には設けられていない。そして、導電層５０は、平面視において、第１境界３０から離れて設けられていることができる。導電層５０のうち、平面視において、第１境界３０から最も近いもの（図示の例では、第１導電層５１および第５導電層５５のうちの少なくとも一方）は、第１境界３０から例えば１μｍ離れて設けられていることができる。 As shown in FIGS. 1 and 2, the conductive layer 50 is not provided at the first boundary 30 between the first well 144 and the second wells 124 and 414 in plan view. The conductive layer 50 can be provided away from the first boundary 30 in plan view. Among the conductive layers 50, the one closest to the first boundary 30 (in the illustrated example, at least one of the first conductive layer 51 and the fifth conductive layer 55) in the plan view is, for example, 1 μm from the first boundary 30. Can be provided remotely.

また、導電層５０は、図１および図３に示すように、平面視において、第２ウェル１２４，４１４と第３ウェル２０２との第２境界３２には設けられていない。そして、導電層５０は、平面視において、第２境界３２から離れて設けられていることができる。導電層５０のうち、平面視において、第２境界３２から最も近いもの（図示の例では、第３導電層５３および第５導電層５５のうちの少なくとも一方）は、第２境界３２から例えば１μｍ離れて設けられていることができる。 Further, as shown in FIGS. 1 and 3, the conductive layer 50 is not provided at the second boundary 32 between the second wells 124 and 414 and the third well 202 in plan view. The conductive layer 50 can be provided away from the second boundary 32 in plan view. Among the conductive layers 50, the one closest to the second boundary 32 in the plan view (in the illustrated example, at least one of the third conductive layer 53 and the fifth conductive layer 55) is, for example, 1 μm from the second boundary 32. Can be provided remotely.

なお、図示の例では、導電層５０は、平面視において、第１境界３０および第２境界３２の双方に設けられていないが、導電層５０は、第１境界３０および第２境界３２のうちの少なくとも一方に設けられていないことができる。 In the illustrated example, the conductive layer 50 is not provided on both the first boundary 30 and the second boundary 32 in plan view. However, the conductive layer 50 includes the first boundary 30 and the second boundary 32. At least one of them may not be provided.

２．本実施形態では、導電層５０が第１境界３０に設けられていない。これにより、導電層５０に加わる電位によって、第１境界３０に形成されるｐｎ接合の耐圧が低下するのを防ぐことができる。また、本実施形態では、導電層５０が第２境界３２に設けられていない。これにより、導電層５０に加わる電位によって、第２境界３２に形成されるｐｎ接合の耐圧が低下するのを防ぐことができる。従って、本実施形態によれば、信頼性の高い半導体装置を提供することができる。 2. In the present embodiment, the conductive layer 50 is not provided on the first boundary 30. Thereby, it is possible to prevent the breakdown voltage of the pn junction formed at the first boundary 30 from being lowered by the potential applied to the conductive layer 50. In the present embodiment, the conductive layer 50 is not provided on the second boundary 32. Thereby, it is possible to prevent the breakdown voltage of the pn junction formed at the second boundary 32 from being lowered by the potential applied to the conductive layer 50. Therefore, according to the present embodiment, a highly reliable semiconductor device can be provided.

また、本実施形態にかかる半導体装置では、同一基板（同一チップ）に、高耐圧トランジスタ１００Ｎ，１００Ｐと、低耐圧トランジスタ２００Ｎ，２００Ｐと、が混載されており、導電層５０には、高電位（例えば２０〜８０Ｖ）が加わる場合がある。このように、導電層５０に高い電位が加わる場合では、例えば、その導電層５０の鉛直下方にｐｎ接合が形成されていると、導電層５０に低い電位が加わる場合に比べ、該ｐｎ接合の耐圧の低下が起こりやすくなる。本実施形態によれば、上述したように、導電層５０は、第１境界３０および第２境界３２には設けられていないため、導電層５０に高電位が加わる場合にも、第１境界３０および第２境界３２に形成されるｐｎ接合の耐圧の低下を防ぐことができる。従って、同一基板（同一チップ）に、高耐圧トランジスタと、低耐圧トランジスタと、を混載するような場合に、本実施形態に係る半導体装置を適用することは特に有効である。 In the semiconductor device according to the present embodiment, the high breakdown voltage transistors 100N and 100P and the low breakdown voltage transistors 200N and 200P are mixedly mounted on the same substrate (same chip), and the conductive layer 50 has a high potential ( For example, 20 to 80 V) may be applied. As described above, when a high potential is applied to the conductive layer 50, for example, if a pn junction is formed vertically below the conductive layer 50, the pn junction is higher than when a low potential is applied to the conductive layer 50. The breakdown voltage tends to decrease. According to the present embodiment, as described above, the conductive layer 50 is not provided at the first boundary 30 and the second boundary 32, and therefore, even when a high potential is applied to the conductive layer 50, the first boundary 30. In addition, the breakdown voltage of the pn junction formed at the second boundary 32 can be prevented from decreasing. Therefore, it is particularly effective to apply the semiconductor device according to this embodiment when a high breakdown voltage transistor and a low breakdown voltage transistor are mixedly mounted on the same substrate (same chip).

また、導電層５０は、平面視において、第１境界３０および第２境界３２から離れて設けられていることができる。これにより、例えば、製造プロセスにおいて導電層５０の合わせずれなどが生じても、導電層５０が、平面視において、第１境界３０および第２境界３２に設けられないようにすることができる。従って、導電層５０に加わる電位によって、第１境界３０および第２境界３２に形成されるｐｎ接合の耐圧が低下するのをより確実に防ぐことができる。 In addition, the conductive layer 50 can be provided away from the first boundary 30 and the second boundary 32 in plan view. Thereby, for example, even if misalignment of the conductive layer 50 occurs in the manufacturing process, the conductive layer 50 can be prevented from being provided at the first boundary 30 and the second boundary 32 in plan view. Therefore, the breakdown voltage of the pn junction formed at the first boundary 30 and the second boundary 32 due to the potential applied to the conductive layer 50 can be more reliably prevented.

また、本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたもの以外のものの電位は、第３ウェル２０２の電位の±１０Ｖ以内として設定されることができる。このように電位を設定することにより、第２導電層５２に加わる電位によって、第２境界３２に形成されるｐｎ接合の耐圧が低下するのをより確実に防ぐことができる。 Further, when the semiconductor device according to the present embodiment is operated, the potentials of the second conductive layer 52 (including the third conductive layer 53) other than those formed above the p-type well 222 are It can be set within ± 10 V of the potential of the three wells 202. By setting the potential in this way, it is possible to more reliably prevent the breakdown voltage of the pn junction formed at the second boundary 32 from being lowered by the potential applied to the second conductive layer 52.

また、本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたものの電位は、ｐ型ウェル２２２の電位の±１０Ｖ以内として設定されることができる。このように電位を設定することにより、第２導電層５２に加わる電位によって、第２境界３２に形成されるｐｎ接合の耐圧が低下するのをより確実に防ぐことができる。さらに、上述のように電位を設定することにより、第２導電層５２（第３導電層５３を含む）の電位の影響を小さくすることができる。そのことにより低耐圧トランジスタ形成領域２００に形成された低耐圧トランジスタ２００Ｎ，２００Ｐの特性が変動するのを防ぐことができる。 Further, when the semiconductor device according to the present embodiment is operated, the potential of the second conductive layer 52 (including the third conductive layer 53) formed above the p-type well 222 is the p-type well 222. Can be set within ± 10V of the potential of. By setting the potential in this way, it is possible to more reliably prevent the breakdown voltage of the pn junction formed at the second boundary 32 from being lowered by the potential applied to the second conductive layer 52. Furthermore, the influence of the potential of the second conductive layer 52 (including the third conductive layer 53) can be reduced by setting the potential as described above. As a result, the characteristics of the low breakdown voltage transistors 200N and 200P formed in the low breakdown voltage transistor formation region 200 can be prevented from changing.

３．上記のように、本発明の実施の形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。 3. Although the embodiments of the present invention have been described in detail as described above, those skilled in the art will readily understand that many modifications are possible without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are included in the scope of the present invention.

例えば、上述した実施の形態における各層のｐ型とｎ型とを入れ替えて半導体装置を形成することができる。 For example, the semiconductor device can be formed by replacing the p-type and the n-type of each layer in the above-described embodiment.

本実施の形態にかかる半導体装置を説明する図。8A and 8B illustrate a semiconductor device according to this embodiment. 図１のII−II線に沿った断面図。Sectional drawing along the II-II line of FIG. 図１のIII−III線に沿った断面図。Sectional drawing along the III-III line of FIG.

Explanation of symbols

１０半導体層、２０分離絶縁層、２４オフセット絶縁層、３０第１境界、３２第２境界、４０層間絶縁層、５０導電層、５１第１導電層、５２第２導電層、５３第３導電層、５４第４導電層、５５第５導電層、１００高耐圧トランジスタ形成領域、１００Ｐｐ型高耐圧トランジスタ、１００Ｎｎ型高耐圧トランジスタ、１１０ａ第１ゲート絶縁層、１１０ｂ第２ゲート絶縁層、１１２ゲート電極、１１４サイドウォール絶縁層、１１６ソース領域（ドレイン領域）、１１８ｎ型低濃度不純物層、１２０ガードリング、１２２低濃度不純物領域、１２４第２ウェル、１３０ａ第１ゲート絶縁層、１３０ｂ第２ゲート絶縁層、１３２ゲート電極、１３４サイドウォール絶縁層、１３６ソース領域（ドレイン領域）、１３８ｐ型低濃度不純物層、１４０ガードリング、１４２ｎ型低濃度不純物領域、１４４第１ウェル、２００低耐圧トランジスタ形成領域、２００Ｐｐ型低耐圧トランジスタ、２００Ｎｎ型低耐圧トランジスタ、２０２第３ウェル、２０４ガードリング、２０６不純物領域、２１０ゲート絶縁層、２１２ゲート電極、２１４サイドウォール絶縁層、２１６ソース領域（ドレイン領域）、２１８低濃度不純物層、２２０コンタクト領域、２２２ｐ型ウェル、２３０ゲート絶縁層、２３２ゲート電極、２３４サイドウォール絶縁層、２３６ソース領域（ドレイン領域）、２３８低濃度不純物層、２４０コンタクト領域、２４２ｎ型ウェル、４００素子分離領域、４１０高濃度不純物領域、４１２中濃度不純物領域、４１４第２ウェル（低濃度不純物領域）、４２０第１分離絶縁層，４２２第２分離絶縁層 DESCRIPTION OF SYMBOLS 10 Semiconductor layer, 20 Separation insulating layer, 24 Offset insulation layer, 30 1st boundary, 32 2nd boundary, 40 Interlayer insulation layer, 50 Conductive layer, 51 1st conductive layer, 52 2nd conductive layer, 53 3rd conductive layer , 54 4th conductive layer, 55 5th conductive layer, 100 high breakdown voltage transistor formation region, 100P p-type high breakdown voltage transistor, 100N n-type high breakdown voltage transistor, 110a first gate insulation layer, 110b second gate insulation layer, 112 gate Electrode, 114 sidewall insulating layer, 116 source region (drain region), 118 n-type low concentration impurity layer, 120 guard ring, 122 low concentration impurity region, 124 second well, 130a first gate insulating layer, 130b second gate Insulating layer, 132 gate electrode, 134 sidewall insulating layer, 136 source region (drain) 138 p-type low concentration impurity layer, 140 guard ring, 142 n-type low concentration impurity region, 144 first well, 200 low breakdown voltage transistor formation region, 200P p-type low breakdown voltage transistor, 200N n-type low breakdown voltage transistor, 202 third well, 204 guard ring, 206 impurity region, 210 gate insulating layer, 212 gate electrode, 214 sidewall insulating layer, 216 source region (drain region), 218 low concentration impurity layer, 220 contact region, 222 p-type well 230 gate insulating layer, 232 gate electrode, 234 sidewall insulating layer, 236 source region (drain region), 238 low concentration impurity layer, 240 contact region, 242 n-type well, 400 element isolation region, 410 high concentration impurity region, 412 Concentration impurity regions, 414 the second well (low concentration impurity regions), 420 first isolation insulating layer, 422 second isolation insulating layer

Claims

A semiconductor layer;
A first well of a first conductivity type formed in the high breakdown voltage transistor formation region;
A high voltage transistor having a second conductivity type channel provided in the first well;
A second well of a second conductivity type adjacent to the first well;
A third well of a first conductivity type formed in a low breakdown voltage transistor formation region and adjacent to the second well;
A low breakdown voltage transistor provided in the third well;
An interlayer insulating layer formed above the semiconductor layer;
A conductive layer formed above the interlayer insulating layer,
The conductive layer is provided on at least one of a first boundary between the first well and the second well and a second boundary between the second well and the third well in plan view. No semiconductor device.

In claim 1,
The semiconductor device, wherein the conductive layer is provided apart from the first boundary and the second boundary in a plan view.

In claim 1 or 2,
A semiconductor device, wherein a potential of one of the conductive layers formed above the third well is operated within ± 10 V of a potential of the third well.