JPH03259543A - 半導体チップの実装構造 - Google Patents
半導体チップの実装構造Info
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- JPH03259543A JPH03259543A JP2058898A JP5889890A JPH03259543A JP H03259543 A JPH03259543 A JP H03259543A JP 2058898 A JP2058898 A JP 2058898A JP 5889890 A JP5889890 A JP 5889890A JP H03259543 A JPH03259543 A JP H03259543A
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
回路基板に半導体チップをフェースダウンに実装する構
造にかかわり、特に半導体チップの放熱構造に関し、 放熱性に優れ、且つ高周波特性が良好な半導体チップの
実装構造を提供することを目的とし、信号電極及びアー
ス電極を、集積回路形成面に所望に配列した半導体チッ
プと、基板の表面の全面に形成されたグランド導体層、
該グランド導体層上に積層形成された絶縁層、及び該絶
縁層の表面に形成された信号パターンを有する回路基板
とからなり、半田バンプの下部に下段半田バンプが接続
された2段構成のバンプを用い、該下段半田バンプが該
絶縁層に設けた孔に嵌入されて、該アース電極と該グラ
ンド導体層とが2段構成のバンプを介して接続され、該
信号電極と該信号パターンとが、1段構成の該半田バン
プを介して接続されることで、該半導体チップがフェー
スダウンに該回路基板に実装された槽底とする。
造にかかわり、特に半導体チップの放熱構造に関し、 放熱性に優れ、且つ高周波特性が良好な半導体チップの
実装構造を提供することを目的とし、信号電極及びアー
ス電極を、集積回路形成面に所望に配列した半導体チッ
プと、基板の表面の全面に形成されたグランド導体層、
該グランド導体層上に積層形成された絶縁層、及び該絶
縁層の表面に形成された信号パターンを有する回路基板
とからなり、半田バンプの下部に下段半田バンプが接続
された2段構成のバンプを用い、該下段半田バンプが該
絶縁層に設けた孔に嵌入されて、該アース電極と該グラ
ンド導体層とが2段構成のバンプを介して接続され、該
信号電極と該信号パターンとが、1段構成の該半田バン
プを介して接続されることで、該半導体チップがフェー
スダウンに該回路基板に実装された槽底とする。
本発明は、回路基板に半導体チップをフェースダウンに
実装する構造にかかわり、特に半導体チップの放熱構造
に関する。
実装する構造にかかわり、特に半導体チップの放熱構造
に関する。
近年の電子部品及び電子機器は、軽薄短小傾向にあり、
同時に高密度化が一段と要求されている。
同時に高密度化が一段と要求されている。
このような背景から半導体チップにおいても、集積回路
を形成した面に入出力電極を格子状に配列し、半田バン
プを介して回路基板のパターンに接続し、フェースダウ
ンに実装している。
を形成した面に入出力電極を格子状に配列し、半田バン
プを介して回路基板のパターンに接続し、フェースダウ
ンに実装している。
電極を格子の交点に配列した半導体チップは、チップの
周縁に電極を配列したものに比較して、チップ自体を小
形にできるという、メリットがある。
周縁に電極を配列したものに比較して、チップ自体を小
形にできるという、メリットがある。
また、フェースダウンに実装することにより、チップ側
電極と回路基板のパターンとが直接接続され、それだけ
半導体チップのパターン長が短くなり、高速化されると
いうメリットがあり、且つ半導体チップを近接して回路
基板上に実装することができるという利点がある。
電極と回路基板のパターンとが直接接続され、それだけ
半導体チップのパターン長が短くなり、高速化されると
いうメリットがあり、且つ半導体チップを近接して回路
基板上に実装することができるという利点がある。
第2図は従来例の斜視図、第3図は従来例の断面図であ
る。
る。
第2図、第3図において、1はシリコン基板等の表面(
図の下面)に、集積回路を形成した半導体チップであっ
て、半導体チップ1の表面に、所定のピンチ(例えば2
00μm)−で格子を想定し、所望の交点を選択して、
交点上に信号電極2及びアース電極3を設けである。
図の下面)に、集積回路を形成した半導体チップであっ
て、半導体チップ1の表面に、所定のピンチ(例えば2
00μm)−で格子を想定し、所望の交点を選択して、
交点上に信号電極2及びアース電極3を設けである。
このような信号電極2は集積回路の信号用パターンの端
末に、アース電極3はアース用パターンの端末にそれぞ
れ設けである。
末に、アース電極3はアース用パターンの端末にそれぞ
れ設けである。
10は、直径が100μ−程度の半田バンプである。
半田バンプ10は銅ボールを半田めっきしたもので、半
田リフロー手段により半導体チップlのそれぞれの電極
に固着されている。
田リフロー手段により半導体チップlのそれぞれの電極
に固着されている。
5は、例えばアルミナ等のセラミックスよりなる回路基
板であって、表面に薄膜又は厚膜で所望の回路素子を設
けるとともに、半導体チップlに接続する信号パターン
6及びアースパターン7を形成しである。
板であって、表面に薄膜又は厚膜で所望の回路素子を設
けるとともに、半導体チップlに接続する信号パターン
6及びアースパターン7を形成しである。
そして信号パターン6の端末には信号電極2に対応した
パッドを、アースパターン7の端末にはアース電極3に
対応したバンドをそれぞれ設けである。
パッドを、アースパターン7の端末にはアース電極3に
対応したバンドをそれぞれ設けである。
このような回路基板5の表面に半導体チップ1をフェー
スダウンに重ね、それぞれの半田バンプIOを基板側パ
ッドに位置合わせし、加熱して半田リフロー手段で、半
田バンプ10と基板側パッドとを半田付けして半導体チ
ップ1を回路基板5にフェースダウンに実装している。
スダウンに重ね、それぞれの半田バンプIOを基板側パ
ッドに位置合わせし、加熱して半田リフロー手段で、半
田バンプ10と基板側パッドとを半田付けして半導体チ
ップ1を回路基板5にフェースダウンに実装している。
ミックス等の回路基板は、熱伝導率が小さいので半導体
チップの集積回路から発生した熱は、信号パターン6、
アースパターン7に伝達されてそれらの表面から放熱さ
れることになり、上記従来の実装構造は放熱性が劣ると
いう問題点があった。
チップの集積回路から発生した熱は、信号パターン6、
アースパターン7に伝達されてそれらの表面から放熱さ
れることになり、上記従来の実装構造は放熱性が劣ると
いう問題点があった。
一方、半導体チップの回路は、数個のアース用バンプを
介して回路基板のアースパターン7に接続しているだけ
であるので、半導体チップの接地が不十分である。また
、半導体チップ1の小形化に伴い、回路基板上の信号線
パターン相互は、近接して形成されている。これらのこ
とに起因して、半導体チップの高周波特性が劣るという
問題点があった。
介して回路基板のアースパターン7に接続しているだけ
であるので、半導体チップの接地が不十分である。また
、半導体チップ1の小形化に伴い、回路基板上の信号線
パターン相互は、近接して形成されている。これらのこ
とに起因して、半導体チップの高周波特性が劣るという
問題点があった。
本発明は、このような点に鑑みて創作されたもので、放
熱性に優れ、且つ高周波特性が良好な半導体チップの実
装構造を提供することを目的としている。
熱性に優れ、且つ高周波特性が良好な半導体チップの実
装構造を提供することを目的としている。
ところで、シリコン等の半導体基板、及びセラ[課題を
解決するための手段] 上記の目的を達成するために本発明は、第1図に例示し
たように、半導体チップ1には、集積回路形成面に信号
電極2及びアース電極3を、所望に配列形成する。
解決するための手段] 上記の目的を達成するために本発明は、第1図に例示し
たように、半導体チップ1には、集積回路形成面に信号
電極2及びアース電極3を、所望に配列形成する。
一方、回路基板5の表面の全面にグランド導体層20を
形成し、グランド導体層20上に絶縁層25を積層形威
し、さらにこの絶縁層25の表面に、半導体チップlに
接続する信号パターン6を設ける。
形成し、グランド導体層20上に絶縁層25を積層形威
し、さらにこの絶縁層25の表面に、半導体チップlに
接続する信号パターン6を設ける。
そして、それぞれの信号パターン6の端末に、半導体チ
ップlの信号電極2に対応してバッドを設ける。
ップlの信号電極2に対応してバッドを設ける。
また、絶縁層25には半導体チップ1のアース電極3に
対応して、グランド導体層20に連通する孔26を設け
る。
対応して、グランド導体層20に連通する孔26を設け
る。
一方、アース電極3とグランド導体層20とを接続する
半田パンプは、半田パンプ11と下段半田バンプ12と
が上下に連結された2段構成とする。また、信号電極2
と信号パターン6とを接続する半田パンプは1段構成の
半田パンプ11とする。
半田パンプは、半田パンプ11と下段半田バンプ12と
が上下に連結された2段構成とする。また、信号電極2
と信号パターン6とを接続する半田パンプは1段構成の
半田パンプ11とする。
そして、下段半田ハンプ12を絶縁層25の孔26に嵌
入して、アース電極3とグランド導体層20とを2段構
成の半田ハンプ11・下段半田バンプI2を介して接続
し、信号電極2と信号パターン6とを1段構成の半田パ
ンプ11を介して接続することで、半導体チップ1をフ
ェースダウンに回路基板5に実装する構成とする。
入して、アース電極3とグランド導体層20とを2段構
成の半田ハンプ11・下段半田バンプI2を介して接続
し、信号電極2と信号パターン6とを1段構成の半田パ
ンプ11を介して接続することで、半導体チップ1をフ
ェースダウンに回路基板5に実装する構成とする。
上述のように本発明の半導体チップの実装構造は、半導
体チップ1にアース電極3を配列し、それぞれのアース
電極3は、2段構成の半田パンプを介して、広面積のグ
ランド導体層20に接続しである。
体チップ1にアース電極3を配列し、それぞれのアース
電極3は、2段構成の半田パンプを介して、広面積のグ
ランド導体層20に接続しである。
したがって、半導体チップ1の勢は、半田バンプ11−
下段半田バンプ12を介してグランド導体層20に伝達
され、その熱が半導体チップの実装領域外のグランド導
体層20に拡散する。そして実装領域外の絶縁層及び回
路基板部分から大気中に放熱されので、半導体チップの
放熱性が向上する。
下段半田バンプ12を介してグランド導体層20に伝達
され、その熱が半導体チップの実装領域外のグランド導
体層20に拡散する。そして実装領域外の絶縁層及び回
路基板部分から大気中に放熱されので、半導体チップの
放熱性が向上する。
また、信号パターン6と広面積のグランド導体層20と
を低誘電率の絶縁層25を介して対向形威しであるので
、回路基板5上の信号パターン6はストリップ線路とな
っている。
を低誘電率の絶縁層25を介して対向形威しであるので
、回路基板5上の信号パターン6はストリップ線路とな
っている。
したがって、高速信号が隣接した他の信号線パターンに
洩れる恐れがなくて、高周波特性が向上する。
洩れる恐れがなくて、高周波特性が向上する。
[実施例]
以下図を参照しながら、本発明を具体的に説明する。な
お、全図を通して同一符号は同一対象物を示す。
お、全図を通して同一符号は同一対象物を示す。
第1図は本発明の実施例の断面図である。
図において、シリコン基板等の表面(図の下面)に、集
積回路を形成した半導体チップ1は、表面に所定のピッ
チ(例えば200μm)で格子を想定し、その交点行列
より、所望の交点を選択して、信号電極2とアース電極
3とを配列しである。
積回路を形成した半導体チップ1は、表面に所定のピッ
チ(例えば200μm)で格子を想定し、その交点行列
より、所望の交点を選択して、信号電極2とアース電極
3とを配列しである。
一方、アルミナ等よりなる回路基板5の表面の全面に、
銀、銅等をメタライズしてグランド導体層20を設け、
さらにグランド導体層20の表面に、低誘電率の誘電体
(例えばSiO□、 A1.(h、ガラス等)よりなる
絶縁層25を印刷・焼威しである。
銀、銅等をメタライズしてグランド導体層20を設け、
さらにグランド導体層20の表面に、低誘電率の誘電体
(例えばSiO□、 A1.(h、ガラス等)よりなる
絶縁層25を印刷・焼威しである。
なおこの絶縁層25には、半導体チップ1のアース電極
3に対応して、下段半田バンプ12の外径よりも僅かに
大きい、グランド導体層20に連通する孔26を配設し
である。
3に対応して、下段半田バンプ12の外径よりも僅かに
大きい、グランド導体層20に連通する孔26を配設し
である。
また、絶縁層25の上面に、銀、バラジュウム。
銅等よりなる厚膜の信号パターン6を印刷・坑底すると
ともに、それぞれの信号パターン6の端末に、パッドを
設けである。
ともに、それぞれの信号パターン6の端末に、パッドを
設けである。
11.12は、直径が100μm程度の銅ボールを半田
めっきした半田パンプである。
めっきした半田パンプである。
一方、アース電極3とグランド導体層20とを接続する
半田パンプは、半田パンプ11と下段半田バンプ12と
を上下に連結した2段構成とし、信号電極2と信号パタ
ーン6とを接続する半田パンプは1段構成の半田パンプ
11とする。
半田パンプは、半田パンプ11と下段半田バンプ12と
を上下に連結した2段構成とし、信号電極2と信号パタ
ーン6とを接続する半田パンプは1段構成の半田パンプ
11とする。
半田パンプ11は、半田リフロー手段により半導体チッ
プ1のそれぞれの信号電極2、及びアース電極3に固着
するとともに、下段半田バンプ12は、絶縁層25の孔
26に嵌入することで回路基板5側に装着する。
プ1のそれぞれの信号電極2、及びアース電極3に固着
するとともに、下段半田バンプ12は、絶縁層25の孔
26に嵌入することで回路基板5側に装着する。
そして、このような回路基板5の表面に半導体チップ1
をフェースダウンに重ね、信号電極2に固着した半田パ
ンプ11を信号パターン6のパッドに、アース電極3に
固着した半田パンプ11を下段半田パンプ12にそれぞ
れ位置合わせし、加熱して半田リフロー手段で、半田パ
ンプ11と信号パターン6とを半田付は接続するととも
に、他の半田バンプ11と下段半田バンプ12.下段半
田バンプ12とグランド導体層20とを半田付は接続す
ることで、半導体チップ1を回路基板5にフェースダウ
ンに実装している。
をフェースダウンに重ね、信号電極2に固着した半田パ
ンプ11を信号パターン6のパッドに、アース電極3に
固着した半田パンプ11を下段半田パンプ12にそれぞ
れ位置合わせし、加熱して半田リフロー手段で、半田パ
ンプ11と信号パターン6とを半田付は接続するととも
に、他の半田バンプ11と下段半田バンプ12.下段半
田バンプ12とグランド導体層20とを半田付は接続す
ることで、半導体チップ1を回路基板5にフェースダウ
ンに実装している。
本発明は上述のように構成されているので、半導体チッ
プ1の熱は、半田バンプ11−下段半田パンプ12を介
してグランド導体層20に伝達され、半導体チップの実
装領域外の絶縁層及び回路基板部分から大気中に放熱さ
れる。
プ1の熱は、半田バンプ11−下段半田パンプ12を介
してグランド導体層20に伝達され、半導体チップの実
装領域外の絶縁層及び回路基板部分から大気中に放熱さ
れる。
また、信号パターン6を、絶縁層25を介してグランド
導体層20に対向して形成しストリップ線路構成としで
あるので、高周波特性が良好である。
導体層20に対向して形成しストリップ線路構成としで
あるので、高周波特性が良好である。
以上説明したように本発明は、回路基板に、グランド導
体層、絶縁層、信号パターンの順に形成するとともに、
グランド導体層と半導体チップのアース電極とを2段構
成の半田パンプで接続するという構成とすることで、半
導体チップの熱が広面積のグランド導体層に伝達される
ことになり、半導体チップの放熱性が向上するという実
用上で優れた効果を奏する。
体層、絶縁層、信号パターンの順に形成するとともに、
グランド導体層と半導体チップのアース電極とを2段構
成の半田パンプで接続するという構成とすることで、半
導体チップの熱が広面積のグランド導体層に伝達される
ことになり、半導体チップの放熱性が向上するという実
用上で優れた効果を奏する。
また、信号パターンをストリップ線路構成としであるの
で、高速信号が隣接した他の信号線パターンに洩れる恐
れがなくて、高周波特性が良好であるという効果がある
。
で、高速信号が隣接した他の信号線パターンに洩れる恐
れがなくて、高周波特性が良好であるという効果がある
。
第1図は本発明の実施例の断面図、
第2図は従来例の斜視図、
第3図は従来例の断面図である。
図において、
lは半導体チップ、
2は信号電極、
3はアース電極、
5は回路基板、
6は信号パターン、
7はアースパターン、
10.11は半田パンプ、
12は下段半田バンプ、
20はグランド導体層、
25は絶縁層、
26は孔をそれぞれ示す。
¥究明の実施中1の断面図
第 1 図
従来例のf+硯図
第 212]
Claims (1)
- 【特許請求の範囲】 信号電極(2)及びアース電極(3)を、集積回路形
成面に所望に配列した半導体チップ(1)と、基板の表
面の全面に形成されたグランド導体層(20)、該グラ
ンド導体層(20)上に積層形成された絶縁層(25)
、及び該絶縁層(25)の表面に形成された信号パター
ン(6)を有する回路基板(5)とからなり、 半田バンプ(11)の下部に下段半田バンプ(12)が
接続された2段構成のバンプを用い、該下段半田バンプ
(12)が該絶縁層(25)に設けた孔(26)に嵌入
されて、該アース電極(3)と該グランド導体層(20
)とが2段構成のバンプを介して接続され、該信号電極
(2)と該信号パターン(6)とが、1段構成の該半田
バンプ(11)を介して接続されることで、 該半導体チップ(1)がフェースダウンに該回路基板(
5)に実装されたことを特徴とする半導体チップの実装
構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2058898A JPH03259543A (ja) | 1990-03-09 | 1990-03-09 | 半導体チップの実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2058898A JPH03259543A (ja) | 1990-03-09 | 1990-03-09 | 半導体チップの実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03259543A true JPH03259543A (ja) | 1991-11-19 |
Family
ID=13097618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2058898A Pending JPH03259543A (ja) | 1990-03-09 | 1990-03-09 | 半導体チップの実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03259543A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6608379B2 (en) * | 2001-11-02 | 2003-08-19 | Institute Of Microelectronics, Et Al. | Enhanced chip scale package for flip chips |
JP2008078514A (ja) * | 2006-09-25 | 2008-04-03 | Tokyo Institute Of Technology | 半導体集積回路装置の製造方法 |
US8492907B2 (en) | 2010-07-20 | 2013-07-23 | Nitto Denko Corporation | Film for flip chip type semiconductor back surface, dicing tape-integrated film for semiconductor back surface, process for producing semiconductor device, and flip chip type semiconductor device |
-
1990
- 1990-03-09 JP JP2058898A patent/JPH03259543A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6608379B2 (en) * | 2001-11-02 | 2003-08-19 | Institute Of Microelectronics, Et Al. | Enhanced chip scale package for flip chips |
JP2008078514A (ja) * | 2006-09-25 | 2008-04-03 | Tokyo Institute Of Technology | 半導体集積回路装置の製造方法 |
US8492907B2 (en) | 2010-07-20 | 2013-07-23 | Nitto Denko Corporation | Film for flip chip type semiconductor back surface, dicing tape-integrated film for semiconductor back surface, process for producing semiconductor device, and flip chip type semiconductor device |
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