JPH0325613A - 除算方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル値で表現された数値を除算する演算
方法に関するものである． 〔発明の概要〕 この発明では、除算する被除数および除数を置くレジス
タ群、除算回路及び加算回路によって演算回路を構成し
、除数を２で除算し、その整数部を求める第１の過程、
この第１の過程によって得られた数値を被除数に加算す
る第２の過程、この第２の過程によって得られた数値を
除数で除算する第３の過程とからなる演算を行うように
し、除算結果の小数部を四捨五入する処理を高速に行う
ようにしたものである． 〔従来の技術〕 本発明では、市販の８ピントマイクロプロセンサ程度の
規模の演算回路によって除算を行い、その商の小数部を
四捨五入することを目的としている． この程度のマイクロプロセッサでは、通常複数個のレジ
スタ群、除算回路、加算回路、比較回路等を持っている
．ただし除算回路は整数しか扱えず、結果は商の整数部
と余りで得られるようになっているのが普通である。

この演算回路によって除算を行い、小数部を四捨五入す
る方法を以下に説明する．第３図はそのフローチャート
であり、第ｌ表はプログラムの一例である．本明細書で
は日本電気（株）のμＰＤ７８１ｌシリーズを例として
プログラムを説明するが、他のプロセンサにおいてもほ
ぼ同様に実現できる． 第１表　従来のプログラム例 第３図において、四捨五入の処理は、ステソプ４の判定
と、ステップ５で行われる．整数除算した余りを、除数
を１７２した値と比較して、この値より大きければ商を
＋１している． 第１表の本発明プログラム例は、第２図のフローチャー
トを、例としたプロセッサのインストラクションコード
によって記述したものである．第２表　本発明プログラ
ム例 処理内容は図中の説明によって明らかと思われるので省
略する．第１表中（　〉内の数値はプロセッサのステー
ト数を表している．処理時間はこの数僅とブロセソサの
クロック周波数によって定まる． 〔発明が解決しようとする課題〕 従来の方式−では、商と余りとを求めた後、余りを評価
することによって切上げを行うか切捨てを行うかを判定
していた．本考案では、余りを評価するという過程を不
要とし、処理時間の短縮をはかった除算方式を提供する
ことを目的としている．〔課題を解決するための手段〕 本発明では、除算する被除数および除数を置くレジスタ
群、除算回路、加算回路によって演算回路を構成し、除
数を２で除算し、その整数部を求める第ｌの過程、この
第ｌの過程によって得られた数値を被除数に加算する第
２の過程、この第２の過程によって得られた数値を除数
で除算する第３の過程とからなる演算を行うようにした
．〔作用〕 本発明による除算方式によれば、余りの評価による四捨
五入の判定を行う必要がなくなり、除算結果を四捨五入
した値を高速に求めることができる． 〔実施例〕 本発明による演算回路のブロンク図を第ｌ図に示す．１
はレジスタ群である．被除数、除数、演算途中の値が置
かれる．動作の説明で用いるために、レジスタ群内に３
つのレジスタ１−１、１−２、ｌ−３を示しておく．２
は除算回路である．これは整数のみを扱う除算回路であ
り、１６ビットの被除数を８ビットの除数で除算し、８
ビットの商と８ビットの余りが得られるものである．ピ
ント長は本考案にとっては本質的なパラメータではない
が、商は小数部が切捨てられ、整数部だけが得られる構
成でなければならない．３は加算回路である．また４は
各部の処理を制′４Ｉｌする制御回路である． 以上のように構成した演算回路によって、次の処理を行
う．第２図に処理のフローチャートを、第２表にプログ
ラムの一例を示す．第２表のプログラムに用いたプロセ
ッサは、第１表で用いたものと同じである．以下、第１
図と第２図を参照しながら説明する。

処理は３ステップからなる．いま被除数がレジスタ１−
１に、また除数がレジスタ１−２に置かれているものと
して説明する． （１１　　レジスタ１−２の除数は、後のステップで再
度使用する．このため、レジスタ１−３に仮に退避して
おく．この処理は第２図では図示していない． （２）　　ステップ１によって、除数を２で除算する．
除算は除算回路２で行う．商の整数部のみがレジスタ１
−２に得られる． （３）　　ステップ２によって、レジスタ１−２の値を
レジスタ１−１の被除数に加算する．加算は加算回路３
で行う．結果はレジスタ１−１に得られる． （４）　　ステップ３によって、レジスタ１−１の値を
レジスタ１−３に退避しておいた除数で除算する。除算
は除算回路２で行う．商の整数部のみがレジスタ１−１
に得られる。

以上の処理によって、小数部が四捨五入された商がレジ
スタ１−１に得られる． 第２表のプログラム例は、第２図のフローチャートをほ
ぼ忠実に記述している．一部、ステップ１の除算を１ビ
ットシフトすることによって行っている．これは、プロ
グラム全体の高速化をねらったものであり、本発明の本
質ではない．〔発明の効果〕 処理時間をブロセンサのステート数で比較し、本発明の
効果を示す．第１表に示した従来の方式では１除算を行
うのに９７ステートを要していた．本方式によれば８２
ステートである。これは例として示したプロセッサによ
る比較の一例であるが、他のブロセソサにおいても処理
時間の短縮となる。

本方式によれば、第３図に示す従来の方式におけるステ
ンブ４の比較処理、ステップ５の商に＋１する処理が不
要となり、演算の高速化がはかれるのである．

【図面の簡単な説明】

第１図は本発明による演算回路のブロック図、第２図は
本発明による方式のフローチャート、第３図は従来の方
式のフローチャートである．・レジスタ群 ・除算回路 ・加算回路 ・制御回路 以上

Claims (1)

【特許請求の範囲】
1. 複数のレジスタ群と、除算回路と、加算回路とによって
   演算回路を構成し、前記レジスタ群内の任意の１つのレ
   ジスタに置かれた被除数と、他の任意の１つのレジスタ
   に置かれた除数について、前記除算回路によって、除数
   を２で除算し、その整数部を求める第１の過程、前記加
   算回路によって、前記第１の過程によって求められた数
   値を被除数に加算する第２の過程、前記除算回路によっ
   て、前記第２の過程によって求められた数値を除数で除
   算し、その整数部を求める第３の過程とからなる除算方
   法。