JPH03252218A - Tristate buffer circuit - Google Patents
Tristate buffer circuitInfo
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- JPH03252218A JPH03252218A JP2049841A JP4984190A JPH03252218A JP H03252218 A JPH03252218 A JP H03252218A JP 2049841 A JP2049841 A JP 2049841A JP 4984190 A JP4984190 A JP 4984190A JP H03252218 A JPH03252218 A JP H03252218A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
トライステート制御を高速化して情報処理装置の処理性
能を高めるトライステート・バッファ回路に関し、
情報処理装置の処理性能を高めることを目的とし、
入力端子に低レベルの入力信号が入り、制御信号端子に
低レベルの制御信号が入った時、低レベルの信号を出力
側に送出し、該制御信号が低レベルの時、該入力端子に
高レベルの入力信号が入ると、出力側に高レベルの信号
を送出すると共に、該制御信号が高レベルに変化すると
出力インピーダンスを高くするトライステート・バッフ
ァと、該トライステート・バッファの入力端子に対し入
力信号と制御信号とを論理和して送出する論理和回路と
、該制御信号を所定の時間遅延させる遅延回路と、前記
制御信号と該遅延回路が遅延させた制御信号とを論理積
して、該トライステート・バッファの制御信号端子に送
出する論理積回路とを設け、前記トライステート・バッ
ファが出力側に低レベルの信号を送出している時、前記
入力端子に高レベルの入力信号を送出した後、前記制御
信号端子に高レベルの制御信号を送出することにより、
該トライステート・バッファが出力側に高レベルの信号
を送出した後、出力インピーダンスを高くする構成とす
る。[Detailed Description of the Invention] [Summary] This invention relates to a tri-state buffer circuit that increases the processing performance of an information processing device by speeding up tri-state control. When a low-level control signal is input to the control signal terminal, a low-level signal is sent to the output side, and when the control signal is low level, a high-level input signal is input to the input terminal. A tri-state buffer that sends a high-level signal to the output side and increases the output impedance when the control signal changes to high level, and an input signal and a control signal to the input terminal of the tri-state buffer. and a delay circuit that delays the control signal by a predetermined time; and a logical sum circuit that logically ANDs the control signal and the control signal delayed by the delay circuit to output the tri-state signal. and an AND circuit that sends a signal to a control signal terminal of the buffer, and when the tristate buffer is sending a low level signal to the output side, after sending a high level input signal to the input terminal, the By sending a high level control signal to the control signal terminal,
After the tri-state buffer sends a high-level signal to the output side, the output impedance is increased.
して情報処理装置の処理性能を高めるトライステート・
バッファ回路に関する。Tri-state technology that improves the processing performance of information processing equipment
Regarding buffer circuits.
情報処理装置のバスや制御信号線等を経て受信回路に二
値信号を送出する場合、出力側の信号レベルを高レベル
又は低レベルに変化させると共に、出力インピーダンス
を高くしてバスや制御信号線等に影響を与えないように
するトライステート・バッファが使用される。When sending a binary signal to a receiving circuit via the bus or control signal line of an information processing device, the signal level on the output side is changed to a high level or a low level, and the output impedance is increased to send a binary signal to the receiving circuit via the bus or control signal line. A tri-state buffer is used to avoid affecting the
ところで、トライステート・バッファの出力側を低レベ
ルから高レベルに変化させ、出力インピーダンスを高く
した時、出力側の信号レベルが確定するまでに時間がか
かるが、この時間はバスや制御信号線等が使用出来ず、
情報処理装置の処理性能を低下させるので、可能な限り
短いことが必要である。By the way, when the output side of a tri-state buffer is changed from a low level to a high level and the output impedance is increased, it takes time for the signal level on the output side to be determined, but this time is due to the bus, control signal line, etc. cannot be used,
It needs to be as short as possible because it reduces the processing performance of the information processing device.
本発明は情報処理装置のバス等をトライステート制御す
るトライステート・バッファに係り、特にトライステー
ト制御を高速化することを可能と〔従来の技術〕
第３図は従来技術の一例を説明するブロック図で、第４
図は第３図の動作を説明するタイムチャートである。The present invention relates to a tri-state buffer for tri-state control of a bus etc. of an information processing device, and particularly to a tri-state buffer that can speed up tri-state control. In the figure, the fourth
The figure is a time chart explaining the operation of FIG. 3.
トライステート・バッファ１の入力線■を、第４図■に
示す如く低レベル（Ｌ）とし、制御線■を、第４図■に
示す如く、高レベル（Ｈ）から低レベルに変化させた後
、又高レベルに変化させると、出力線■の電位は第４図
■に示す如く、制御線■の低レベルへの立ち下がりに同
期して、低レベルに変化するが、制御線■が再び高レベ
ルに変化した時、トライステート・バッファ１の出力線
■に接続されたトライステート・バッファ２が、出力線
■を高レベルに駆動しない限り、出力線■の電位はトラ
イステート・バッファ１の動作時間遅延した後、■に示
す時間内に徐々に上昇して、高レベルに到達する。The input line ■ of tri-state buffer 1 was set to low level (L) as shown in Figure 4 ■, and the control line ■ was changed from high level (H) to low level as shown in Figure 4 ■. Afterwards, when the level is changed to high again, the potential of the output line (■) changes to a low level in synchronization with the fall of the control line (■) to a low level, as shown in Figure 4 (■). When the level changes to high level again, unless tristate buffer 2 connected to output line ■ of tristate buffer 1 drives output line ■ to high level, the potential of output line ■ will be the same as that of tristate buffer 1. After a delay of the operating time of , it gradually rises and reaches a high level within the time indicated by .
この■に示す時間は、電源Ｖから出力線■に電流を供給
する抵抗４と、出力線■と出力線■に接続される機器等
に備わる浮遊容量５とによって構成される時定数によっ
て定まる。The time indicated by {circle around (2)} is determined by a time constant constituted by a resistor 4 that supplies current from the power source V to the output line {circle around (2)}, and a stray capacitance 5 provided in a device or the like connected to the output line ■ and the output line {circle around (2)}.
従って、出力線■の電位によって駆動される受信回路の
素子、例えばＡＮＤ回路３の出力線■の信号レベルが、
■に示す時間内では、第４図■の■に示す如く、不安定
となる。Therefore, the signal level of the elements of the receiving circuit driven by the potential of the output line ■, for example, the output line ■ of the AND circuit 3, is
Within the time period shown in (2), it becomes unstable as shown in (2) in (2) in FIG.
上記の如く、従来は抵抗４と浮遊容量５との時定数によ
って定まる時間が経過した後でないと、出力線■の信号
レベルは確定しないため、トライステート・バッファ１
の制御線■によってトライステート制御を行う場合、こ
の不確定な時間が経過してから、次のトライステート制
御を行う必要がある。As mentioned above, conventionally, the signal level of the output line ■ is not determined until after the time determined by the time constant of the resistor 4 and the stray capacitance 5 has elapsed, so the tristate buffer 1
When performing tri-state control using the control line (3), it is necessary to perform the next tri-state control after this uncertain time has elapsed.
従って、この不確定な時間の間はバスや制御信号線等が
使用出来ないため、情報処理装置の処理性能が低下する
という問題がある。Therefore, the bus, control signal lines, etc. cannot be used during this uncertain time, resulting in a problem that the processing performance of the information processing device is degraded.
本発明はこのような問題点に鑑み、トライステート・バ
ッファ１の制御線■を高レベルとする前に、入力線■を
高レベルとして出力線■を高レベルに駆動することで、
浮遊容量５の影響を無くして、出力線■のレベルを速や
かに確定し、トライステート制御を高速化して、情報処
理装置の処理性能を高めることを目的としている。In view of these problems, the present invention sets the input line ■ to a high level and drives the output line ■ to a high level before setting the control line ■ of the tri-state buffer 1 to a high level.
The purpose is to eliminate the influence of the stray capacitance 5, quickly determine the level of the output line (2), speed up tri-state control, and improve the processing performance of the information processing device.
そして、この目的は、第１図に示されるように、入力端
子に低レベルの入力信号が入り、制御信号端子に低レベ
ルの制御信号が入った時、低レベルの信号を出力側に送
出し、該制御信号が低レベルの時、該入力端子に高レベ
ルの入力信号が入ると、出力側に高レベルの信号を送出
すると共に、該制御信号が高レベルに変化すると出力イ
ンピーダンスを高くするトライステート・バッファ１と
、該トライステート・バッファ１の入力端子に対し入力
信号と制御信号とを論理和して送出する論理和回路６と
、
該制御信号を所定の時間遅延させる遅延回路７と、
前記制御信号と該遅延回路７が遅延させた制御信号とを
論理積して、該トライステート・バッファ１の制御信号
端子に送出する論理積回路８とを設け、
前記トライステート・バッファ１が出力側に低レベルの
信号を送出している時、前記入力端子に高レベルの入力
信号を送出した後、前記制御信号端子に高レベルの制御
信号を送出することで、該トライステート・バッファ１
が出力側に高レベルの信号を送出した後、出力インピー
ダンスを高くすることにより達成される。The purpose of this is to send a low-level signal to the output side when a low-level input signal enters the input terminal and a low-level control signal enters the control signal terminal, as shown in Figure 1. , when the control signal is at a low level, when a high-level input signal enters the input terminal, a high-level signal is sent to the output side, and when the control signal changes to a high level, the output impedance is increased. a state buffer 1; an OR circuit 6 that ORs an input signal and a control signal and sends the result to the input terminal of the tristate buffer 1; and a delay circuit 7 that delays the control signal for a predetermined period of time; An AND circuit 8 is provided that ANDs the control signal and the control signal delayed by the delay circuit 7, and sends the result to the control signal terminal of the tristate buffer 1, and the tristate buffer 1 outputs the result. When a low level signal is being sent to the tri-state buffer 1, by sending a high level input signal to the input terminal and then sending a high level control signal to the control signal terminal, the tristate buffer 1
This is achieved by sending a high-level signal to the output side and then increasing the output impedance.
上記の如く構成することにより、出力側を高レベルに駆
動して、浮遊容量５の影響を無くしてから、出力インピ
ーダンスを高インピーダンスとするため、トライステー
ト・バッファ１の出力インピーダンスが高くなった時点
で、出力線■の信号レベルが確定する。By configuring as above, the output side is driven to a high level to eliminate the influence of stray capacitance 5, and then the output impedance is set to high impedance, so the point at which the output impedance of tri-state buffer 1 becomes high Then, the signal level of the output line ■ is determined.
従って、トライステート制御を必要とするバスや制御信
号線等の高速化が可能で、情報処理装置の処理性能を高
めることが出来る。Therefore, it is possible to increase the speed of buses, control signal lines, etc. that require tri-state control, and it is possible to improve the processing performance of the information processing device.
第１図は本発明の一実施例を示す回路のブロック図で、
第２図は第１図の動作を説明するタイムチャートである
。FIG. 1 is a block diagram of a circuit showing an embodiment of the present invention.
FIG. 2 is a time chart explaining the operation of FIG. 1.
第３図と同一符号は同一機能のものを示す。ＯＲ＠路６
の入力線■を、第２図■に示す如く低レベルとし、制御
線■の制御信号を第２図■に示す如く、高レベルから低
レベルに変化させると、ＯＲ回路６はトライステート・
バッファ１の入力端子に低レベルの入力信号を送出する
。The same reference numerals as in FIG. 3 indicate the same functions. OR@Route 6
When the input line ■ is set to a low level as shown in FIG. 2 ■, and the control signal of the control line ■ is changed from a high level to a low level as shown in FIG.
A low level input signal is sent to the input terminal of buffer 1.
又、ＡＮＤ回路８は第２図■に示す如く、制御線■の制
御信号が低レベルとなったため、ＡＮＤ回路８の動作時
間遅延した低レベルの制御信号をトライステート・バッ
ファ１の制御信号端子に送出する。In addition, as shown in FIG. 2, the AND circuit 8 sends the low-level control signal delayed by the operation time of the AND circuit 8 to the control signal terminal of the tri-state buffer 1, since the control signal on the control line ■ has become low level. Send to.
従って、トライステート・バッファ１は出力側に第２図
■に示す如く、低レベルの信号を送出する。Therefore, the tristate buffer 1 sends out a low level signal to the output side as shown in FIG.
又、遅延回路７は第２図■に示す如く、低レベルとなっ
た制御信号を所定の時間遅延させて、ＡＮＤ回路８に送
出する。Further, as shown in FIG. 2, the delay circuit 7 delays the control signal that has become low level by a predetermined time and sends it to the AND circuit 8.
制御線■の制御信号が、第２図■に示す如く、高レベル
に変化すると、ＯＲ回路６はトライステート・バッファ
１の入力端子に高レベルの入力信号を送出する。従って
、トライステート・バッファｌは出力側に高レベルの信
号を送出するため、第２図■に示す如（、出力線■の信
号レベルは、浮遊容量５の影響を除き、急速に立ち上が
って、高レベルとなる。When the control signal on the control line (2) changes to a high level as shown in (2) in FIG. 2, the OR circuit 6 sends a high level input signal to the input terminal of the tristate buffer 1. Therefore, since the tri-state buffer l sends a high-level signal to the output side, the signal level of the output line (2) rises rapidly, excluding the influence of the stray capacitance 5, as shown in Figure 2 (2). Becomes a high level.
又、高レベルに変化した制御信号は、遅延回路７で第２
図■に示す如く遅延し、ＡＮＤ回路８に送出される。従
って、ＡＮＤ回路８の出力は、第２図■に示す如く、高
レベルとなって、トライステート・バッファ１の制御信
号端子に送出される。Furthermore, the control signal that has changed to a high level is sent to the second level by the delay circuit 7.
The signal is delayed as shown in FIG. 2 and sent to the AND circuit 8. Therefore, the output of the AND circuit 8 becomes a high level, as shown in FIG. 2, and is sent to the control signal terminal of the tristate buffer 1.
従って、トライステート・バッファ１の出力インピーダ
ンスは、第２図■に示す時間遅延して、高インピーダン
スとなる。Therefore, the output impedance of the tristate buffer 1 becomes high impedance with a time delay shown in FIG.
そして、トライステート・バッファ１の出力インピーダ
ンスが高くなった時点で、出力線■の信号レベルが確定
し、この［相］に示す遅延時間は、第４図■に示す時間
に比し小さいため、制御信号を高レベルとしてから、信
号レベルが確定するまでの時間を短縮することが出来る
。Then, at the point when the output impedance of the tristate buffer 1 becomes high, the signal level of the output line ■ is determined, and the delay time shown in this [phase] is smaller than the time shown in FIG. It is possible to shorten the time from when the control signal is set to a high level until the signal level is determined.
以上説明した如く、本発明はトライステート・バッファ
の出力信号レベルを短時間で確定することが出来るため
、トライステート制御を必要とするバスや制御信号線等
の高速化が可能となり、情報処理装置の処理性能を高め
ることが出来る。As explained above, since the present invention can determine the output signal level of a tri-state buffer in a short time, it is possible to speed up buses, control signal lines, etc. that require tri-state control, and it is possible to increase the speed of buses and control signal lines that require tri-state control. processing performance can be improved.
第１図は本発明の一実施例を示す回路のブロック図、
第２図は第１図の動作を説明するタイムチャート、第３
図は従来技術の一例を説明するブロック図、第４図は第
３図の動作を説明するタイムチャートである。
図において、
１．２はトライステート・バッファ、
３．８はＡＮＤ回路、 ４は抵抗、
５は浮遊容量、 ６はＯＲ回路、
不発８目０−東雲１炉１吃チ１、ず回ｙ各ｎゾロ・、７
記薯 １ ｌ
￥１医りのψηイｖＫ説ロ月イ）タイム千ヤード７ ２
ロFIG. 1 is a block diagram of a circuit showing one embodiment of the present invention, FIG. 2 is a time chart explaining the operation of FIG. 1, and FIG.
The figure is a block diagram explaining an example of the prior art, and FIG. 4 is a time chart explaining the operation of FIG. 3. In the figure, 1.2 is a tri-state buffer, 3.8 is an AND circuit, 4 is a resistor, 5 is a stray capacitance, 6 is an OR circuit, misfire 8 0 - Shinonome 1 reactor 1 stutter 1, z times y each n Zoro・,7
Notes 1 l ¥1 Medical ψη I vK theory Ro month I) Time 1,000 yards 7 2
B
Claims (1)
に低レベルの制御信号が入った時、低レベルの信号を出
力側に送出し、該制御信号が低レベルの時、該入力端子
に高レベルの入力信号が入ると、出力側に高レベルの信
号を送出すると共に、該制御信号が高レベルに変化する
と出力インピーダンスを高くするトライステート・バッ
ファと、該トライステート・バッファの入力端子に対し
入力信号と制御信号とを論理和して送出する論理和回路
と、 該制御信号を所定の時間遅延させる遅延回路と、前記制
御信号と該遅延回路が遅延させた制御信号とを論理積し
て、該トライステート・バッファの制御信号端子に送出
する論理積回路とを設け、前記トライステート・バッフ
ァが出力側に低レベルの信号を送出している時、前記入
力端子に高レベルの入力信号を送出した後、前記制御信
号端子に高レベルの制御信号を送出することにより、該
トライステート・バッファが出力側に高レベルの信号を
送出した後、出力インピーダンスを高くすることを特徴
とするトライステート・バッファ回路。[Claims] When a low-level input signal enters the input terminal and a low-level control signal enters the control signal terminal, a low-level signal is sent to the output side, and when the control signal is at a low level, , a tri-state buffer that sends a high-level signal to the output side when a high-level input signal is input to the input terminal, and increases the output impedance when the control signal changes to high level; an OR circuit that ORs an input signal and a control signal and sends the result to an input terminal of a buffer; a delay circuit that delays the control signal by a predetermined time; and the control signal and the control signal delayed by the delay circuit. and an AND circuit that ANDs the signals and sends the signal to the control signal terminal of the tristate buffer, and when the tristate buffer is sending a low level signal to the output side, the signal is output to the input terminal. After the tri-state buffer sends a high-level signal to the output side, the output impedance is made high by sending a high-level control signal to the control signal terminal after sending a high-level input signal. A tri-state buffer circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049841A JPH03252218A (en) | 1990-03-01 | 1990-03-01 | Tristate buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049841A JPH03252218A (en) | 1990-03-01 | 1990-03-01 | Tristate buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252218A true JPH03252218A (en) | 1991-11-11 |
Family
ID=12842303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049841A Pending JPH03252218A (en) | 1990-03-01 | 1990-03-01 | Tristate buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252218A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260911A (en) * | 1991-01-24 | 1992-09-16 | Mitsubishi Electric Corp | Control bus driver |
| US5585742A (en) * | 1994-07-11 | 1996-12-17 | Nec Corporation | Bus drivers using skew compensation delay circuits for enabling tristate output buffers |
| US5680065A (en) * | 1994-10-21 | 1997-10-21 | Lg Semicon Co., Ltd. | Small computer system interface bus driving circuit with unique enable circuitry |
-
1990
- 1990-03-01 JP JP2049841A patent/JPH03252218A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260911A (en) * | 1991-01-24 | 1992-09-16 | Mitsubishi Electric Corp | Control bus driver |
| US5585742A (en) * | 1994-07-11 | 1996-12-17 | Nec Corporation | Bus drivers using skew compensation delay circuits for enabling tristate output buffers |
| US5680065A (en) * | 1994-10-21 | 1997-10-21 | Lg Semicon Co., Ltd. | Small computer system interface bus driving circuit with unique enable circuitry |
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