JPH0344110A - Synchronizing programmable logic array - Google Patents

Synchronizing programmable logic array

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JPH0344110A
JPH0344110A JP1179231A JP17923189A JPH0344110A JP H0344110 A JPH0344110 A JP H0344110A JP 1179231 A JP1179231 A JP 1179231A JP 17923189 A JP17923189 A JP 17923189A JP H0344110 A JPH0344110 A JP H0344110A
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JP
Japan
Prior art keywords
product term
plane
lines
line
output signal
Prior art date
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Pending
Application number
JP1179231A
Other languages
Japanese (ja)
Inventor
Suketaka Yamada
山田 資隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0344110A publication Critical patent/JPH0344110A/en
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Abstract

PURPOSE:To reduce the access time by connecting an output signal line (product term line) on an AND plane and an input signal line (product term line) on an OR plane directly and using a 2nd transistor(TR) on the OR plane so as to control the operation of the 2nd TR with a 3rd TR connecting in series with the 2nd TR. CONSTITUTION:Product term lines PL11-PL1K on an AND plane 1 are prolonged directly up to an OR plane 4 not through a gate circuit. Other terminal of sources and drains of 2nd TRs QN21-QN24. provided to a prescribed crossing of crossings between the product term lines PL11-PL1K prolonged to the OR plane 4 and output signal lines OL1OLm is not connected directly to ground but via 3rd TRS QN31-QN34 turned on/off according to a 2nd precharge signal PC2 to ground. Since the output signal of the AND plane 1 is coupled directly to the OR plane 4, the access speed is increased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期式プログラマブルロジックアレイに関し、
特にAND平面、OR平面を備えたMO8集積回路の同
期式プログラマブルロジックアレイに関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a synchronous programmable logic array,
In particular, it relates to a synchronous programmable logic array of MO8 integrated circuits with AND planes and OR planes.

〔従来の技術〕[Conventional technology]

従来、この種の同期式プログラマブルロジックアレイは
、−例として第3図に示すように、入力信号INI〜I
 N nとその反転信号を第1のプリチャージ信号PC
Iに従って伝達するゲート回路IL、〜IL2n、これ
ら入力信号線IL、〜IL2゜を接触することなく横切
る複数の積項線PL、、〜PL+x及びこれら積項線P
 L + 、〜PL+xと入力信号線IL、〜IL2.
との交差部のうちの所定の交差部にそれぞれ設けられゲ
ートを対応する入力信号線(IL’l〜IL2−のうち
の1つ)と接続しソース・ドレインの一方を対応する積
項線(PL+t〜PL□のうちの1つ)と接続し他方を
接地するN型の複数の第1のトランジスタQNII〜Q
N18を備えたAND平面lと、P型のトランジスタQ
PII〜Qp□を備え第1のプリチャージ信号PCIに
より各積項線をプリチャジする第1のプリチャージ回路
2と、第1のプリチャージ信号PCIから成生される第
2のプリチャージ信号PC2に従って第1の積項線PL
+1〜PL+xの信号を対応する第2の積項線PL21
〜PLIKへ伝達するゲート回路6と、第2の積項線P
L、、〜PL2いこれら第2の積項線PL2.〜PL2
Kを接触することなく横切る複数の出力信号線OL、〜
OL、及びこれら出力信号線OL、〜OL、と第2の積
項線PL2、〜PL2にとの交差部のうちの所定の交差
部にそれぞれ設けられゲートを対応する第2の積項線(
PL21〜PL21Cのうちの1つ)と接続しソース・
ドレインの一方を対応する出力信号線(OL l〜OL
、のうちの1つ)と接線し他方を接地するN型の複数の
トランジスタqz+〜QN24を備えたOR表面4と、
P型のトランジスタQP21〜Q、21を備え第2のプ
リチャージ信号PC2に従って出力信号線OL、〜OL
、をプリチャージするプリチャージ回路5と、出力信号
線OL、−OL、の信号を出力端子へ伝達するインバー
タI21〜I2mとを有する構成となっていた。
Conventionally, this type of synchronous programmable logic array has been configured such that - as shown in FIG.
N n and its inverted signal as the first precharge signal PC
Gate circuits IL, ~IL2n that transmit data according to I, a plurality of product term lines PL, ~PL+x, which cross these input signal lines IL, ~IL2° without contacting each other, and these product term lines P
L + , ~PL+x and input signal lines IL, ~IL2.
The gates are connected to the corresponding input signal lines (one of IL'l to IL2-), and one of the source and drain is connected to the corresponding product term line ( a plurality of N-type first transistors QNII-Q connected to one of PL+t-PL□) and grounding the other;
AND plane l with N18 and P-type transistor Q
A first precharge circuit 2 that includes PII to Qp□ and precharges each product term line with a first precharge signal PCI, and a second precharge signal PC2 generated from the first precharge signal PCI. First product term line PL
A second product term line PL21 corresponding to the signals from +1 to PL+x
~ Gate circuit 6 transmitting to PLIK and second product term line P
These second product term lines PL2. ~PL2
A plurality of output signal lines OL, which cross K without contact, ~
OL, and gates provided at predetermined intersections among the intersections of these output signal lines OL, ~OL, and second product term lines PL2, ~PL2, respectively, to the corresponding second product term lines (
one of PL21 to PL21C) and connect it to the source
Connect one of the drains to the corresponding output signal line (OL l to OL
, an OR surface 4 comprising a plurality of N-type transistors qz+ to QN24 tangent to one of , and the other grounded;
It is equipped with P-type transistors QP21-Q, 21, and output signal lines OL, -OL according to the second precharge signal PC2.
, and inverters I21 to I2m that transmit the signals of the output signal lines OL and -OL to the output terminals.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の同期式プログラマブルロジックアレイは
、AND平面1の出力信号をゲート回路6を介してOR
平面4へ伝達する構成となっているので、ゲート回路6
で発生する遅延時間のためにアクセス速度が低下すると
いう欠点がある。
The conventional synchronous programmable logic array described above ORs the output signal of the AND plane 1 via the gate circuit 6.
Since it is configured to transmit to the plane 4, the gate circuit 6
The disadvantage is that the access speed decreases due to the delay time that occurs.

本発明の目前は、アクセス速度を上げることができる同
期式プログラマブルロジックアレイを提供することにあ
る。
An object of the present invention is to provide a synchronous programmable logic array that can increase access speed.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の同期式プログラマブルロジックアレイは、複数
の入力信号線と、これら入力信号線を接触することなく
横切る複数の積項線と、これら積項線及び入力信号線の
交差部のうちの所定の交差部にそれぞれ設けられゲート
を対応する前記入力信号線と接続しソース・ドレインの
一方を対応する前記積項線と接続する複数の第1のトラ
ンジスタとを備えたAND平面と、第1のプリチャージ
信号により前記各積項線をプリチャージする第1のプリ
チャージ回路と、前記各積項線をそれぞれ延長した複数
の積項線、これら延長した積項線を接触することなく横
切る複数の出力信号線、これら出力信号線と延長した積
項線との交差部のうちの所定の交差部にそれぞれ設けら
れゲートを対応する延長した積項線と接続しソース・ド
レインの一方を対応する前記出力信号線と接続する複数
の第2のトランジスタ、及びソース・ドレインの一方を
前記各第2のトランジスタのソース・ドレインの他方と
それぞれ対応して接続しゲートに第2ノフリチヤージ信
号を入力してオン・オフする複数の第3のトランジスタ
を備えたOR平面とを有している。
The synchronous programmable logic array of the present invention has a plurality of input signal lines, a plurality of product term lines that cross these input signal lines without contacting each other, and a predetermined intersection of these product term lines and input signal lines. an AND plane comprising a plurality of first transistors each provided at an intersection and having a gate connected to the corresponding input signal line and one of a source or drain connected to the corresponding product term line; a first precharge circuit that precharges each of the product term lines with a charge signal; a plurality of product term lines that extend each of the product term lines; and a plurality of outputs that cross these extended product term lines without contacting each other; A signal line is provided at a predetermined intersection of the output signal lines and the extended product term line, and the gate is connected to the corresponding extended product term line, and one of the source and drain is connected to the corresponding output. A plurality of second transistors are connected to the signal line, and one of the sources and drains is connected to the other of the source and drain of each of the second transistors, and a second nofriage signal is input to the gates to turn on the transistors. and an OR plane with a plurality of third transistors that are turned off.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
Next, embodiments of the present invention will be described with reference to the drawings.

第1図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

この実施例が第3図に示された従来の同期式プログラマ
ブルロジックアレイと相違する点は、AND平面1の積
項線P L r l−P L rtを、従来例のように
ゲート回路6を介さないで直接OR平面4まで延長した
点と、OR平面4の延長した積項線PLu〜PLIK及
び出力信号線OL、〜OLゆの交差部のうちの所定の交
差部に設けられた第20トPC2に従ってオン・オフす
る第3のトランジスにある。
This embodiment is different from the conventional synchronous programmable logic array shown in FIG. A 20th line is provided at a predetermined intersection of the point extending directly to the OR plane 4 without intervening, and the intersection of the extended product term lines PLu to PLIK of the OR plane 4 and the output signal lines OL, to OL Yu. The third transistor is turned on and off according to PC2.

次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.

第2図はこの実施例の動作を説明するための各部信号の
波形図である。
FIG. 2 is a waveform diagram of various signals for explaining the operation of this embodiment.

第2図には、入力としてプリチャージ信号PCI、入力
信号INIを与えたときの例を示す。また、AND平面
lのN型のトランジスタQNI□〜Q N+ 、はオフ
とする。
FIG. 2 shows an example when a precharge signal PCI and an input signal INI are applied as inputs. Further, the N-type transistors QNI□ to Q N+ on the AND plane l are turned off.

信号INIが“0′″の時、まずクロック信号PCIが
高レベルで負荷となるP型のトランジスタQ、11〜Q
、21はオンし、積項線P L 1+ 、出力信号OL
、は高レベルにチャージされる。
When the signal INI is "0'", first the clock signal PCI is at a high level and the P-type transistors Q, 11 to Q
, 21 are turned on, and the product term line P L 1+ and the output signal OL
, is charged to a high level.

入力信号線IL、は積項線P L + 1がチャージさ
れた後動作し、この場合低レベルとなり、AND平面l
のN型のトランジスタQNIIはオンしないでオフのま
まである。
The input signal line IL, operates after the product term line P L + 1 is charged, and in this case becomes a low level, and the AND plane l
The N-type transistor QNII does not turn on and remains off.

また、OR平面4のトランジスタQN21〜QN22は
オンするが、トランジスタQN、、〜Q N 32はオ
フのままである。
Further, the transistors QN21 to QN22 in the OR plane 4 are turned on, but the transistors QN, . . . -QN32 remain off.

クロック信号PCIが低レベルになると、トランジスタ
Q N s 1〜QN32はオンし、出力信号線OL。
When the clock signal PCI becomes low level, the transistors QNs1 to QN32 are turned on, and the output signal line OL is turned on.

は低レベルとなり、出力0UT1は高レベルとなる。becomes a low level, and the output 0UT1 becomes a high level.

第2図中、T a c lは入力から出力までのアクセ
ス時間であり、T ac2はプリチャージ信号PCIの
後縁からのアクセス時間である。
In FIG. 2, T a c l is the access time from input to output, and T ac2 is the access time from the trailing edge of precharge signal PCI.

このアクセス時間T acmが、従来例ではゲート回路
6を介してAND平面1の出力信号がOR平面4に伝達
されるので長くなるが、本発明においては直結されてい
るので従来例より大幅に短かくなる。
In the conventional example, the output signal of the AND plane 1 is transmitted to the OR plane 4 via the gate circuit 6, so this access time T acm becomes long, but in the present invention, it is directly connected, so it is much shorter than the conventional example. It becomes like this.

目 入力信号IO1がl′°の時は、積項線P L +、は
、チャージされたあとすぐにAND平面1のトランジス
タQNIIがオンし低レベルとなり、OR平面4のトラ
ンジスタQN21はオフとなる。
When the second input signal IO1 is l'°, the product term line P L + is charged, and immediately after it is charged, the transistor QNII on the AND plane 1 turns on and becomes a low level, and the transistor QN21 on the OR plane 4 turns off. .

クロック信号PCIが低レベルになり、OR平面4のト
ランジスタQN31はオンするが、出力信号線OL、は
プリチャージされて高レベルのままである。よって出力
信号0UT1は低レベルのままである。
The clock signal PCI becomes low level and the transistor QN31 of the OR plane 4 is turned on, but the output signal line OL is precharged and remains high level. Therefore, the output signal 0UT1 remains at a low level.

但し、積項線PL、、、出力信号線OL、はクロックサ
イクル時間が大きいとリークしてレベルが下がる。
However, if the clock cycle time of the product term lines PL, .

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、AND平面の出力信号線
(積項線)とOR平面の入力信号線(積項線)とを直結
し、OR平面の第2のトランジスタと直列接続された第
3の゛トランジスタにより第2のトランジスタの動作を
制御する構成とすることにより、従来のAND平面とO
R平面との間のゲート回路による遅延時間がなくなるの
で、アクセス時間を短縮することができる効果がある。
As explained above, the present invention directly connects the output signal line (product term line) of the AND plane and the input signal line (product term line) of the OR plane, and connects the second transistor in series with the second transistor of the OR plane. By adopting a configuration in which the operation of the second transistor is controlled by the third transistor, the conventional AND plane and the O
Since there is no delay time due to the gate circuit with respect to the R plane, there is an effect that the access time can be shortened.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示す回路図、第2図は第1
図に示された実施例の動作を説明するための各部信号の
波形図、第3図は従来の同期式プログラマブルロジック
アレイの一例を示す回路図である。 1・・・・・・AND平面、2・・・・・・プリチャー
ジ回路、3・・・・・・ゲート回路、4・・・・・・O
R平面、5・・・・・・プリチャージ回路、6・・・・
・・ゲート回路、11.Ill〜11□ I21〜■2
1・・・・・インバータ、IL、〜IL21・・・・・
入力信号線、OL1〜OL、・・・・・・出力信号線、
PL、、〜P L +x 、 P L 21〜PL2K
・・・・・・積項線、Q N l l〜QN+61 Q
N21〜QN24+ QN31〜QN341Q P l
 l〜Qp+に+ QP21〜Q、21・・・・・トラ
ンジスタ。
Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
FIG. 3 is a circuit diagram showing an example of a conventional synchronous programmable logic array. 1...AND plane, 2...Precharge circuit, 3...Gate circuit, 4...O
R plane, 5... Precharge circuit, 6...
...Gate circuit, 11. Ill~11□ I21~■2
1...Inverter, IL, ~IL21...
Input signal line, OL1 to OL, ...output signal line,
PL,,~PL+x,PL21~PL2K
・・・・・・Product term line, Q N l l ~ QN+61 Q
N21~QN24+ QN31~QN341Q P l
+ QP21 to Q, 21...transistor to l to Qp+.

Claims (1)

【特許請求の範囲】[Claims] 複数の入力信号線と、これら入力信号線を接触すること
なく横切る複数の積項線と、これら積項線及び入力信号
線の交差部のうちの所定の交差部にそれぞれ設けられゲ
ートを対応する前記入力信号線と接続しソース・ドレイ
ンの一方を対応する前記積項線と接続する複数の第1の
トランジスタとを備えたAND平面と、第1のプリチャ
ージ信号により前記各積項線をプリチャージする第1の
プリチャージ回路と、前記各積項線をそれぞれ延長した
複数の積項線、これら延長した積項線を接触することな
く横切る複数の出力信号線、これら出力信号線と延長し
た積項線との交差部のうちの所定の交差部にそれぞれ設
けられゲートを対応する延長した積項線と接続しソース
・ドレインの一方を対応する前記出力信号線と接続する
複数の第2のトランジスタ、及びソース・ドレインの一
方を前記各第2のトランジスタのソース・ドレインの他
方とそれぞれ対応して接続しゲートに第2のプリチャー
ジ信号を入力してオン・オフする複数の第3のトランジ
スタを備えたOR平面とを有することを特徴とする同期
式プログラマブルロジックアレイ。
A plurality of input signal lines, a plurality of product term lines that cross these input signal lines without contacting each other, and gates provided at predetermined intersections among the intersections of these product term lines and input signal lines. an AND plane comprising a plurality of first transistors connected to the input signal line and having one of the sources and drains connected to the corresponding product term line; and a first precharge signal to precharge each of the product term lines. A first precharge circuit for charging, a plurality of product term lines extending each of the product term lines, a plurality of output signal lines that cross these extended product term lines without contacting each other, and a plurality of output signal lines that extend with these output signal lines. a plurality of second electrodes each provided at a predetermined intersection of the intersections with the product term line, each having a gate connected to the corresponding extended product term line and one of the source and drain connected to the corresponding output signal line; transistors, and a plurality of third transistors whose sources and drains are connected to the other of the sources and drains of each of the second transistors, respectively, and which are turned on and off by inputting a second precharge signal to their gates. 1. A synchronous programmable logic array comprising: an OR plane with an OR plane;
JP1179231A 1989-07-11 1989-07-11 Synchronizing programmable logic array Pending JPH0344110A (en)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109922A (en) * 1987-10-23 1989-04-26 Mitsubishi Electric Corp Programmable logic array

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109922A (en) * 1987-10-23 1989-04-26 Mitsubishi Electric Corp Programmable logic array

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