JPH0481118A - Input circuit - Google Patents
Input circuitInfo
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- JPH0481118A JPH0481118A JP2195242A JP19524290A JPH0481118A JP H0481118 A JPH0481118 A JP H0481118A JP 2195242 A JP2195242 A JP 2195242A JP 19524290 A JP19524290 A JP 19524290A JP H0481118 A JPH0481118 A JP H0481118A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力回路に関し、特に、論理集積回路の入力
回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to input circuits, and more particularly to input circuits for logic integrated circuits.
従来の技術
従来の入力回路は、単に入力信号を単一の閾値電圧を有
するバッファに入力しており、特に、入力信号が高イン
ピーダンスで駆動される場合では、入力波形の鈍りによ
りバッファ出力にハザード出力が生じぬ様に、第３図に
示す様な、ロウトリップインバータ２とハイトリップイ
ンバータ６とインバータ１０と相互の出力を入力に接続
したＮＡＮＤ回路１１．１２を有している。Prior Art Conventional input circuits simply input an input signal into a buffer with a single threshold voltage, and especially when the input signal is driven with high impedance, the blunting of the input waveform causes a hazard to the buffer output. In order to prevent output from occurring, it has NAND circuits 11 and 12, as shown in FIG. 3, in which the outputs of a low trip inverter 2, a high trip inverter 6, and an inverter 10 are connected to their inputs.
次に第３図に示した回路の動作について説明する。まず
入力信号が“′ロウ”−“ハイ”と変化する時、当初は
入力信号が“ロウ”であるために、ハイトリップインバ
ータ６とロウトリップインバータ２の出力は“ハイ０、
さらにインバータ１０の出力は“ロウ”となっており、
よってＮＡＮＤ回路１２の出力は“ロウ”である。Next, the operation of the circuit shown in FIG. 3 will be explained. First, when the input signal changes from “low” to “high”, since the input signal is initially “low”, the outputs of high trip inverter 6 and low trip inverter 2 are “high 0”,
Furthermore, the output of the inverter 10 is "low",
Therefore, the output of the NAND circuit 12 is "low".
ここで、入力信号がロウトリップインバータ２の閾値電
圧ＶＴＬを越えると、ロウトリップインバータ２の出力
は“ロウ”に反転し、インバータ１０の出力は“ハイ”
に反転する。Here, when the input signal exceeds the threshold voltage VTL of the low trip inverter 2, the output of the low trip inverter 2 is inverted to "low" and the output of the inverter 10 is "high".
to be reversed.
さらに入力信号が上昇し、ハイトリップインバータ６の
閾値電圧ＶＴ）Ｉをこえると、ハイトリップインバータ
６の出力が“ロウ”に反転し、ＮＡＮＤＡＮＤ回路１力
は“ハイ”に反転する。When the input signal further increases and exceeds the threshold voltage VT)I of the high trip inverter 6, the output of the high trip inverter 6 is inverted to "low" and the output of the NAND AND circuit 1 is inverted to "high".
次に入力信号が“ハイ”−“ロウ”と変化する時には、
ロウトリップインバータ２の出力が“ハイ”に反転する
ときにＮＡＮＤＡＮＤ回路１力は“ロウ”に反転する。Next time the input signal changes from “high” to “low”,
When the output of the row trip inverter 2 is inverted to "high", the output of the NAND AND circuit 1 is inverted to "low".
以上の様にこの回路は、ハイトリップインバータ６とロ
ウトリップインバータ２とを使ったヒステリシス入力回
路となっており、両者の閾値電圧差分の雑音の侵入を防
止することができる。As described above, this circuit is a hysteresis input circuit using the high trip inverter 6 and the low trip inverter 2, and can prevent the intrusion of noise due to the difference in threshold voltage between the two.
発明が解決しようとする課題
この従来の入力回路では、第４図に示す通り入力信号の
遷移時間中に、ハイトリップ、ロウトリップインバータ
の閾値電圧を越える雑音が侵入すると、内部に雑音を伝
播してしまうという欠点があった。Problems to be Solved by the Invention In this conventional input circuit, when noise exceeding the threshold voltage of the high-trip and low-trip inverters enters during the transition time of the input signal as shown in FIG. 4, the noise propagates internally. There was a drawback that
またこの欠点を取除くために、入力端子にロウバスフィ
ルタを付加する方法は、新たな部品を必要とするという
課題があった。Furthermore, the method of adding a low-pass filter to the input terminal in order to eliminate this drawback has the problem of requiring new parts.
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な入力回路を提供す
ることにある。The present invention has been made in view of the above-mentioned conventional situation,
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a novel input circuit which makes it possible to eliminate the above-mentioned disadvantages inherent in the prior art.
課題を解決するための手段
上記目的を達成する為に、本発明に係る入力回路は、入
力端子に接続されるロウトリップインバータと、このロ
ウトリップインバータの出力に接続される第１の遅延回
路と、この第１の遅延回路の出力と前記ロウトリップイ
ンバータの出力とを入力とする第１のＮＯＲ回路と、こ
の第１のＮＯＲ回路の出力を入力とする第２のＮＯＲ回
路と、前記入力端子に接続されるハイトリップインバー
タと、このハイトリップインバータの出力に接続される
第２の遅延回路と、この第２の遅延回路の出力と前記ハ
イトリップインバータの出力とを入力とするＡＮＤ回路
と、このＡＮＤ回路の出力と前記第２のＮＯＲ回路の出
力とを入力とする第３のＮＯＲ回路とを具備し、この第
３のＮＯＲ回路３の出力を前記第２のＮＯＲ回路２の一
方の入力に接続し、さらに内部論理回路へ接続して構成
されている。Means for Solving the Problems In order to achieve the above object, an input circuit according to the present invention includes a row trip inverter connected to an input terminal, and a first delay circuit connected to the output of the row trip inverter. , a first NOR circuit whose inputs are the output of the first delay circuit and the output of the row trip inverter, a second NOR circuit whose inputs are the output of the first NOR circuit, and the input terminal. a high-trip inverter connected to the high-trip inverter, a second delay circuit connected to the output of the high-trip inverter, and an AND circuit whose inputs are the output of the second delay circuit and the output of the high-trip inverter; A third NOR circuit receives the output of this AND circuit and the output of the second NOR circuit as inputs, and the output of the third NOR circuit 3 is input to one of the inputs of the second NOR circuit 2. It is configured by connecting to the internal logic circuit and further connecting to the internal logic circuit.
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第１図は、本発明に係る入力回路図の一実施例を示す回
路構成図であり、第２図はその動作タイミングチャート
を表す図である。FIG. 1 is a circuit configuration diagram showing an embodiment of an input circuit diagram according to the present invention, and FIG. 2 is a diagram showing its operation timing chart.
第１図を参照するに、入力端子１はロウトリップインバ
ータ２とハイトリップインバータ６に接続され、ロウト
リップインバータ２の出力は遅延回路３とＮＯＲ回路４
に接続されている。ハイトリップインバータ６の出力は
遅延回路７とＡＮＤ回路８に接続され、ＡＮＤ回路８の
出力はＮＯＲ回路９の入力に接続され、ＮＯＲ回路９の
出力はＮＯＲ回路５の入力に接続され、ＮＯＲ回路５の
他の入力はＮＯＲ回路４の出力に接続される。また、Ｎ
ＯＲ回路５の出力はＮＯＲ回路９の他方の入力に接続さ
れている。Referring to FIG. 1, an input terminal 1 is connected to a low trip inverter 2 and a high trip inverter 6, and the output of the low trip inverter 2 is connected to a delay circuit 3 and a NOR circuit 4.
It is connected to the. The output of the high trip inverter 6 is connected to the delay circuit 7 and the AND circuit 8, the output of the AND circuit 8 is connected to the input of the NOR circuit 9, the output of the NOR circuit 9 is connected to the input of the NOR circuit 5, and the output of the NOR circuit 8 is connected to the input of the NOR circuit 5. The other input of 5 is connected to the output of NOR circuit 4. Also, N
The output of the OR circuit 5 is connected to the other input of the NOR circuit 9.
ここで第２図に示す様に、端子１にａの波形が入力され
ると、ロウトリップインバータ２とハイトリップインバ
ータ６は各々雑音も含めて、ｂ、ｅの波形を出力する。Here, as shown in FIG. 2, when the waveform a is input to the terminal 1, the low trip inverter 2 and the high trip inverter 6 output waveforms b and e, including noise, respectively.
また、遅延回路３．７は各々ロウトリップインバータ２
とハイトリップインバータ６の出力を、遅延時間分遅ら
せて出力する。これを波形Ｃ１ｆに示す。Further, the delay circuits 3.7 each have a row trip inverter 2.
The output of the high trip inverter 6 is delayed by the delay time and output. This is shown in waveform C1f.
ここでＮＯＲ回路４は、波形す、ｃのＮＯＲ出力を取り
出すために、本来の出力が“ハイ”のときにのみ雑音を
出力する。これを波形ｄに示す。Here, the NOR circuit 4 outputs noise only when the original output is "high" in order to extract the NOR output of waveforms a and c. This is shown in waveform d.
また、ＡＮＤ回路８は、波形ｅ、ｆのＡＮＤ出力を取り
出すために、本来の出力が“ハイ”のときにのみ雑音を
出力する。これを波形ｇに示す。Further, the AND circuit 8 outputs noise only when the original output is "high" in order to extract the AND output of waveforms e and f. This is shown in waveform g.
よって、ＮＯＲ回路５．９の動作はＮＯＲ回路４及びＡ
ＮＤ回路８により行われながら、波形ｄ、ｇより波形り
を得る。Therefore, the operation of NOR circuit 5.9 is similar to that of NOR circuit 4 and A.
While being performed by the ND circuit 8, waveforms are obtained from waveforms d and g.
波形りには、雑音の重量はなく、入力信号のうち、必要
な変化だけが内部論理回路に伝達されるに至る。There is no noise weight in the waveform, and only the necessary changes in the input signal are transmitted to the internal logic circuit.
発明の詳細
な説明したように、本発明によれば、遅延回路と論理回
路の組合せにより、入力雑音を除去したので、ヒステリ
シス入力回路における閾値電圧差より大きい雑音を除去
できるという効果が得られる。As described in detail, according to the present invention, since input noise is removed by a combination of a delay circuit and a logic circuit, it is possible to remove noise that is larger than the threshold voltage difference in a hysteresis input circuit.
また、本発明によれば、回路は全て論理集積回路内部で
実現しているために入力雑音除去に、新たな外付部品を
要さないという効果が得られる。Further, according to the present invention, since all the circuits are realized inside the logic integrated circuit, it is possible to obtain the effect that no new external components are required for input noise removal.
第１図は、本発明の一実施例を示す回路構成図、第２図
は第１図の動作を示すタイムチャート、第３図は従来例
の回路図、第４図は第３図の動作を示すタイムチャート
である。
１・・・入力端子、２・・・ロウトリップインバータ、
３．７・・・遅延回路、４．５．９・・・ＮＯＲ回路、
６・・ハイトリップインバータ、８・・・ＡＮＤ回路、
１０・・・インバータ、ＩＬ １２・・・ＮＡＮＤＡＮ
Ｄ回路力端子
２二ロワトリツプインバータ
３．７：遅延回路
４、５，９： ＮＯＲ回路
６：ハイトリップインバータ
８： ＡＮＤ回路
第１図
第
図
１１．１２ｎ ＮＡＮＤ口路
第
図
第
図FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, FIG. 2 is a time chart showing the operation of FIG. 1, FIG. 3 is a circuit diagram of the conventional example, and FIG. 4 is the operation of FIG. 3. It is a time chart showing. 1...Input terminal, 2...Low trip inverter,
3.7...Delay circuit, 4.5.9...NOR circuit,
6...High trip inverter, 8...AND circuit,
10...Inverter, IL 12...NANDAN
D circuit power terminal 2 Lower trip inverter 3.7: Delay circuit 4, 5, 9: NOR circuit 6: High trip inverter 8: AND circuit Figure 1 Figure 11.12n NAND circuit Figure 1
Claims (1)
ロウトリップインバータの出力に接続される第１の遅延
回路と、この第１の遅延回路の出力と前記ロウトリップ
インバータの出力とを入力とする第１のＮＯＲ回路と、
この第１のＮＯＲ回路の出力を入力とする第２のＮＯＲ
回路と、前記入力端子に接続されるハイトリップインバ
ータと、このハイトリップインバータの出力に接続され
る第２の遅延回路と、この第２の遅延回路の出力と前記
ハイトリップインバータの出力とを入力とするＡＮＤ回
路の出力と前記第２のＮＯＲ回路の出力を入力とする第
３のＮＯＲ回路とを有し、この第３のＮＯＲ回路の出力
を前記第２のＮＯＲ回路の一方の入力に接続し、さらに
内部論理回路へ接続することを特徴とする、入力回路。a low-trip inverter connected to an input terminal; a first delay circuit connected to the output of the low-trip inverter; and a first delay circuit whose inputs are the output of the first delay circuit and the output of the low-trip inverter. NOR circuit and
A second NOR circuit whose input is the output of this first NOR circuit.
a high-trip inverter connected to the input terminal, a second delay circuit connected to the output of the high-trip inverter, and an output of the second delay circuit and an output of the high-trip inverter. and a third NOR circuit whose inputs are the output of the AND circuit and the output of the second NOR circuit, and the output of the third NOR circuit is connected to one input of the second NOR circuit. An input circuit characterized in that it is further connected to an internal logic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195242A JPH0481118A (en) | 1990-07-24 | 1990-07-24 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195242A JPH0481118A (en) | 1990-07-24 | 1990-07-24 | Input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481118A true JPH0481118A (en) | 1992-03-13 |
Family
ID=16337858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195242A Pending JPH0481118A (en) | 1990-07-24 | 1990-07-24 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481118A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Printing head and printing apparatus using same |
| JP2009124465A (en) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
| JP2009147742A (en) * | 2007-12-14 | 2009-07-02 | Seiko Epson Corp | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, thermal head, control circuit, electronic instrument, and print system |
-
1990
- 1990-07-24 JP JP2195242A patent/JPH0481118A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Printing head and printing apparatus using same |
| US6054689A (en) * | 1994-07-29 | 2000-04-25 | Canon Kabushiki Kaisha | Printing head and printing apparatus using same |
| JP2009124465A (en) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
| US7839180B2 (en) | 2007-11-15 | 2010-11-23 | Seiko Epson Corporation | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
| JP2009147742A (en) * | 2007-12-14 | 2009-07-02 | Seiko Epson Corp | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, thermal head, control circuit, electronic instrument, and print system |
| US7872491B2 (en) | 2007-12-14 | 2011-01-18 | Seiko Epson Corporation | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, and electronic instrument |
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