JPH03246921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03246921A JPH03246921A JP2043952A JP4395290A JPH03246921A JP H03246921 A JPH03246921 A JP H03246921A JP 2043952 A JP2043952 A JP 2043952A JP 4395290 A JP4395290 A JP 4395290A JP H03246921 A JPH03246921 A JP H03246921A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 17
- 230000008602 contraction Effects 0.000 abstract description 5
- 238000012546 transfer Methods 0.000 abstract description 5
- 238000012937 correction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置製造分野、特にフォトリソグラフ
ィ工程に用いられる半導体装置の製造方法に関するもの
である。
ィ工程に用いられる半導体装置の製造方法に関するもの
である。
従来の技術
近年、半導体装置の製造方法はパターンの微細化が進み
、フォトリソグラフィ工程における重ね合わせ作業の許
容値は小さくなってますます難しくなってきている。ま
た、フォトリソグラフィ工程が複雑になるにしたがって
被処理半導体基板表面の歪が大きくなっている。この半
導体基板の歪は表面の生成膜の熱膨張率の違いによって
生ずるものであり、およそ線形性の特徴をもち、パター
ン像の縮小または拡大として表われる。
、フォトリソグラフィ工程における重ね合わせ作業の許
容値は小さくなってますます難しくなってきている。ま
た、フォトリソグラフィ工程が複雑になるにしたがって
被処理半導体基板表面の歪が大きくなっている。この半
導体基板の歪は表面の生成膜の熱膨張率の違いによって
生ずるものであり、およそ線形性の特徴をもち、パター
ン像の縮小または拡大として表われる。
縮小投影ステップアンドリピート霧光法が現在のところ
では最も重ね合わせ精度の高い露光方法の一つであり、
この方法では半導体基板の歪に関して各ショットごとに
位置合わせを実行することによって半導体基板表面の歪
の影響を小さくすることができる。
では最も重ね合わせ精度の高い露光方法の一つであり、
この方法では半導体基板の歪に関して各ショットごとに
位置合わせを実行することによって半導体基板表面の歪
の影響を小さくすることができる。
第２図（ａ）、 （ｂ）により縮小投影ステップアンド
リピート露光法による従来の製造方法について説明する
。まず、第２図（ａ）に示すように、第１のマスク合わ
せ工種において第１のマスク合わせを行い、中央の一箇
所に合わせマーク１１が設けられている像１２を半導体
基板１３上に順次露光する。
リピート露光法による従来の製造方法について説明する
。まず、第２図（ａ）に示すように、第１のマスク合わ
せ工種において第１のマスク合わせを行い、中央の一箇
所に合わせマーク１１が設けられている像１２を半導体
基板１３上に順次露光する。
次に、第２のマスク合わせ工程において、第２図（ｂ）
に示すように、各ショットごとに合わせマーク１１が一
致するように第２のマスクの９１４を移動させて位置合
わせした後に露光し、半導体基板１３表面の歪による誤
差を抑えるものである。
に示すように、各ショットごとに合わせマーク１１が一
致するように第２のマスクの９１４を移動させて位置合
わせした後に露光し、半導体基板１３表面の歪による誤
差を抑えるものである。
発明が解決しようとする課題
しかしながら、上記従来の方法では、第２のマスク合わ
せを行う際には、第１のマスク合わせにより転写された
転写＠１５がたとえば第２図（ｂ）に示すように拡大さ
れているため、単に第１のマスク合わせの像１２の位置
をずらすだけでは第１のマスク合わせの転写像１５と第
２のマスク合わせの像１４との大きさが一致せず、各シ
ョット内の歪が補正されないまま転写されて重ね合わせ
ずれの原因となるという問題があった。
せを行う際には、第１のマスク合わせにより転写された
転写＠１５がたとえば第２図（ｂ）に示すように拡大さ
れているため、単に第１のマスク合わせの像１２の位置
をずらすだけでは第１のマスク合わせの転写像１５と第
２のマスク合わせの像１４との大きさが一致せず、各シ
ョット内の歪が補正されないまま転写されて重ね合わせ
ずれの原因となるという問題があった。
本発明は上記従来の問題を解決するもので、半導体基板
の歪に対応できて高い重ね合わせ精度の得られる半導体
装！の製造方法を提供することを目的とする。
の歪に対応できて高い重ね合わせ精度の得られる半導体
装！の製造方法を提供することを目的とする。
課題を解決するための手段
上記問題を解決するために本発明の半導体装置の製造方
法は、半導体基板上にあらかじめ複数の合わせマークを
形成し、この後のマスク合わせの際に前記合わせマーク
の位置を計測して前記合わせマーク間の距離を求め、こ
の距離と合わせマーク形成時の合わせマーク間の距離と
を比較して縮小投影の倍率を補正し、位置合わせ露光す
るものである。
法は、半導体基板上にあらかじめ複数の合わせマークを
形成し、この後のマスク合わせの際に前記合わせマーク
の位置を計測して前記合わせマーク間の距離を求め、こ
の距離と合わせマーク形成時の合わせマーク間の距離と
を比較して縮小投影の倍率を補正し、位置合わせ露光す
るものである。
作用
上記構成によって、半導体基板の歪に対応して転写倍率
が調節されたパターン像を転写することができ、高い重
ね合わせ精度を得ることができる。
が調節されたパターン像を転写することができ、高い重
ね合わせ精度を得ることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図（ａ）および（ｂ）は本発明の一実施例における
半導体装１の製造方法を用いた半導体基板の平面図であ
る。第１図（ａ）は第１のマスク合わせ工程時における
状態を示すものであり、１は半導体基板である。まず、
半導体基板１に第１のマスクのｇＡ２を順次転写し、こ
の第１のマスク合わせの際に、位置合わせマーク３をシ
ョット内の四隅に形成する９次の第２のマスク合わせ工
程時においては半導体基板１が、第１図（ｂ）に示すよ
うに第１のマスク合わせ工程の時より伸びている。５は
第１のマスク合わせ工程から半導体基板１の伸びた分の
位置補正のみを行ったときの第２のマスク合わせ像を示
す、この第２のマスク合わせの際には、まず半導体基板
１の１シヨツト範囲内の合わせマーク３の位置を計測し
、合わせマーク形成時（第１のマスク合わせ時）の合わ
せマーク間の距ｗｌρ１、すなわち本来の設計値と第２
のマスク合わせ時の合わせマーク間の距離Ｊ２２とを比
較することで半導体基板１の伸縮を計る。その結果に基
づき、像倍率を補正する。この像倍率の補正はレンズ内
の圧力をコントロールすることにより行われる。その後
位置合わせ露光を実施し、これにより、半導体基板１の
歪に対応して伸縮された像４を転写でき、高い重ねあわ
せ精度を得ることができる。
半導体装１の製造方法を用いた半導体基板の平面図であ
る。第１図（ａ）は第１のマスク合わせ工程時における
状態を示すものであり、１は半導体基板である。まず、
半導体基板１に第１のマスクのｇＡ２を順次転写し、こ
の第１のマスク合わせの際に、位置合わせマーク３をシ
ョット内の四隅に形成する９次の第２のマスク合わせ工
程時においては半導体基板１が、第１図（ｂ）に示すよ
うに第１のマスク合わせ工程の時より伸びている。５は
第１のマスク合わせ工程から半導体基板１の伸びた分の
位置補正のみを行ったときの第２のマスク合わせ像を示
す、この第２のマスク合わせの際には、まず半導体基板
１の１シヨツト範囲内の合わせマーク３の位置を計測し
、合わせマーク形成時（第１のマスク合わせ時）の合わ
せマーク間の距ｗｌρ１、すなわち本来の設計値と第２
のマスク合わせ時の合わせマーク間の距離Ｊ２２とを比
較することで半導体基板１の伸縮を計る。その結果に基
づき、像倍率を補正する。この像倍率の補正はレンズ内
の圧力をコントロールすることにより行われる。その後
位置合わせ露光を実施し、これにより、半導体基板１の
歪に対応して伸縮された像４を転写でき、高い重ねあわ
せ精度を得ることができる。
なお、上記実施例においては半導体基板１における１シ
ヨツト範囲内における合わせマーク３間の距離を比較し
て伸縮倍率を補正したが、興なるショット範囲内の２つ
の合わせマーク間の距離を比較して補正してもよく、す
なわち、各転写パターン像中に合わせマークを複数箇所
設けることなく１つだけ形成したり、さらには半導体基
板１中において２個以上の合わせマークを形成したもの
においても、この方法を適用できるものである。
ヨツト範囲内における合わせマーク３間の距離を比較し
て伸縮倍率を補正したが、興なるショット範囲内の２つ
の合わせマーク間の距離を比較して補正してもよく、す
なわち、各転写パターン像中に合わせマークを複数箇所
設けることなく１つだけ形成したり、さらには半導体基
板１中において２個以上の合わせマークを形成したもの
においても、この方法を適用できるものである。
発明の効果
以上のように本発明によれば半導体基板の合わせマーク
の位ｌ計測をし、この合わせマーク間の距離に基づき縮
小投影の倍率を補正した後位置合わせ露光をするように
したので、半導体基板やレチクル基板の歪による伸縮に
対応して像が正確に重ねあわされ、これにより重ね合わ
せ精度を向上させることができる。
の位ｌ計測をし、この合わせマーク間の距離に基づき縮
小投影の倍率を補正した後位置合わせ露光をするように
したので、半導体基板やレチクル基板の歪による伸縮に
対応して像が正確に重ねあわされ、これにより重ね合わ
せ精度を向上させることができる。
第１図（ａ）、 （ｂ）はそれぞれ本発明の一実施例に
おける半導体装置の製造方法を用いた半導体装置の平面
図、第２図（ａ）、 （ｂ）はそれぞれ従来の半導体装
１の製造方法を用いた半導体基板の平面図である。 １・・・半導体基板、２・・・第１のマスクの像、３・
・・合わせマーク、４・・・第２のマスクの像、Ａ１・
・・合わせマーク形成時の合わせマーク間距離、Ａ２・
・・第２のマスク合わせ時の合わせマーク間距離。
おける半導体装置の製造方法を用いた半導体装置の平面
図、第２図（ａ）、 （ｂ）はそれぞれ従来の半導体装
１の製造方法を用いた半導体基板の平面図である。 １・・・半導体基板、２・・・第１のマスクの像、３・
・・合わせマーク、４・・・第２のマスクの像、Ａ１・
・・合わせマーク形成時の合わせマーク間距離、Ａ２・
・・第２のマスク合わせ時の合わせマーク間距離。
Claims (1)
- １、小投影ステップアンドリピートによる露光方法にお
いて、半導体基板上にあらかじめ複数の合わせマークを
形成し、この後のマスク合わせの際に前記合わせマーク
の位置を計測して前記合わせマーク間の距離を求め、こ
の距離と合わせマーク形成時の合わせマーク間距離とを
比較して縮小投影の倍率を補正した後、半導体基板上の
位置合わせをして露光する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043952A JPH03246921A (ja) | 1990-02-23 | 1990-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043952A JPH03246921A (ja) | 1990-02-23 | 1990-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03246921A true JPH03246921A (ja) | 1991-11-05 |
Family
ID=12678039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043952A Pending JPH03246921A (ja) | 1990-02-23 | 1990-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03246921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611071B1 (ko) * | 2001-05-14 | 2006-08-09 | 삼성전자주식회사 | 반도체 공정에서 마크 형성 방법 |
-
1990
- 1990-02-23 JP JP2043952A patent/JPH03246921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611071B1 (ko) * | 2001-05-14 | 2006-08-09 | 삼성전자주식회사 | 반도체 공정에서 마크 형성 방법 |
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