JPH03238532A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH03238532A JPH03238532A JP2035186A JP3518690A JPH03238532A JP H03238532 A JPH03238532 A JP H03238532A JP 2035186 A JP2035186 A JP 2035186A JP 3518690 A JP3518690 A JP 3518690A JP H03238532 A JPH03238532 A JP H03238532A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路のテストを容易かつ効率的に
行うテストを有する半導体集積回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a semiconductor integrated circuit having a test for easily and efficiently testing a semiconductor integrated circuit.
従来の技術
半導体集積回路のテスト方法としては、ユーザが使用す
る通常動作モードとは別に、テスト専用のテスト・モー
ドを用いてテストする方法が一般的である。このテスト
・モードは、通常動作モードは起動しないようにする必
要があるため、通常動作モードでは使用しないテスト専
用のテスト端子を用いて起動してテストを行う方法が一
般的である。2. Description of the Related Art A common method for testing semiconductor integrated circuits is to use a test mode exclusively for testing, in addition to a normal operation mode used by a user. Since it is necessary to prevent this test mode from starting in the normal operation mode, it is common to start the test using test terminals dedicated to testing that are not used in the normal operation mode.
以下、従来のテスト・モード起動及びテスト・モード設
定方法について説明する。Hereinafter, a conventional test mode activation and test mode setting method will be described.
第２図は従来のテスト・モード設定回路の一例回路図で
ある。第２図において、端子１１は通常動作モード／テ
スト・モード切り替え端子、端子１２．１３はテスト・
モード設定端子である。この３端子によって通常動作モ
ードとテスト・モード１４〜１７ＴＥＳＴ１，２．３．
４を切り替える構成になっている。FIG. 2 is a circuit diagram of an example of a conventional test mode setting circuit. In Figure 2, terminal 11 is a normal operation mode/test mode switching terminal, and terminals 12 and 13 are test mode switching terminals.
This is a mode setting pin. These three terminals allow normal operation mode and test mode 14-17TEST1, 2.3.
It is configured to switch between 4.
先ず、通常動作モード／テスト・モード切り替え端子１
１を”Ｌｌこしたときテスト・モード選択信号が”Ｌ”
、ＴＥＳＴｌ、２．３．４信号が”Ｌ”、即ち、テスト
・モードは選択されず、通常動作モードが選択される。First, normal operation mode/test mode switching terminal 1
When 1 is set to ``Ll'', the test mode selection signal becomes ``L''.
, TESTl, 2.3.4 signal is "L", that is, the test mode is not selected and the normal operation mode is selected.
次に、通常動作モード／テスト・モード切り替え端子１
１を”Ｈ″にしたときテスト・モード選択信号が“Ｈ”
となり、テスト・モード信号が有効となって、テスト・
モード設定端子１２．１３の論理値°Ｈ”／“Ｌ”の組
み合せによって４つのテスト・モードを設定する。例え
ば、テスト・モード設定端子１２．１３がそれぞれＬ”
の場合は、ＴＥＳＴＩが°Ｈ”、ＴＥＳＴ２．３．４が
−Ｌ”となり、テスト・モード１が選択される。Next, normal operation mode/test mode switching terminal 1
1 is set to "H", the test mode selection signal is "H"
, the test mode signal is enabled, and the test mode signal is enabled.
Four test modes are set by combinations of logical values °H"/"L" of mode setting terminals 12.13. For example, test mode setting terminals 12.13 are set to "L".
In this case, TESTI becomes °H", TEST2.3.4 becomes -L", and test mode 1 is selected.
テスト・モードの数はテスト・モード設定端子の数によ
って決定される。テスト・モード設定端子数がｎの場合
のテスト・モード数は２ｎとなる。The number of test modes is determined by the number of test mode setting terminals. When the number of test mode setting terminals is n, the number of test modes is 2n.
発明が解決しようとする課題
ところが、このテスト・モードの設定回路では、ｎ個０
ブスト・モードを設定するためにはＬｏｇ２ｇ個のテス
ト・モード設定端子が必要となる。Problem to be Solved by the Invention However, in this test mode setting circuit, n 0
To set the bust mode, Log2g test mode setting terminals are required.
一般に、半導体集積回路のテストの自由度を向上するた
めには、テスト・モードを増やす必要があるが、通常、
半導体集積回路は限られた端子数のなかで、できるだけ
多くの通常動作モードの端子を得る必要があり、ｎ個の
テスト・モード設定のためにＬＯｇｚｎ個の端子を準備
することは極めて困難である。Generally, in order to improve the degree of freedom in testing semiconductor integrated circuits, it is necessary to increase the number of test modes.
In a semiconductor integrated circuit, it is necessary to obtain as many normal operation mode terminals as possible within a limited number of terminals, and it is extremely difficult to prepare LOgzn terminals for setting n test modes. .
また、ｎ個のテスト・モード設定のためにＬｏｇｚｎ個
のテスト・モード設定端子からの人力をデコードする回
路が必要となり、ｎを増やすに従ってデコード回路の規
模が増大するため、半導体集積回路チップの面積が増加
する。これは、通常モード機能を最小のチップ面積上で
実現しようとする設計思想に反するものである。In addition, in order to set n test modes, a circuit is required to decode human input from Logzn test mode setting terminals, and as n increases, the scale of the decoding circuit increases, which reduces the area of the semiconductor integrated circuit chip. increases. This goes against the design concept of realizing normal mode functionality on the smallest chip area.
本発明の目的は、このような従来の問題点を解決するテ
スト モードの設定方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a test mode setting method that solves these conventional problems.
課題を解決するための手段
本発明は、プログラマブル・ロジック・アレイ（以下、
ＰＬＡと記す）を内蔵する半導体集積回路を用いて、テ
スト・モードを示すコードをデコードし、ＰＬＡによっ
てテスト・モード設定信号を生成する回路構成をもつも
のである。Means for Solving the Problems The present invention provides a programmable logic array (hereinafter referred to as
This circuit has a circuit configuration in which a code indicating a test mode is decoded using a semiconductor integrated circuit incorporating a PLA (hereinafter referred to as PLA), and a test mode setting signal is generated by the PLA.
作用
このように、半導体集積回路のテストにおいて、ＰＬＡ
を用いてテスト・モード設定信号を生成することにより
、テスト・モード設定端子数を増やすことなく、しかも
、回路規模の増加を最小限におさえて多数のテスト・モ
ードを設定できるため、半導体集積回路のテスト容易性
を飛躍的に向上させることができ、テスタビリティを向
上させることができる。さらに、半導体集積回路チップ
の面積増加を最小限に抑えることができるため、テスト
回路によるコストアップを最小限に抑えることができる
。Function In this way, in testing semiconductor integrated circuits, PLA
By generating test mode setting signals using It is possible to dramatically improve testability and improve testability. Furthermore, since the increase in area of the semiconductor integrated circuit chip can be minimized, the increase in cost due to test circuits can be minimized.
実施例
以下、本発明の一実施例を第１図の構成国を用いて説明
する。EXAMPLE Hereinafter, an example of the present invention will be explained using the constituent countries shown in FIG.
入力部１に与えられたインストラクション・データは、
インストラクション・コードとしてＡＮＤ頂部２でデコ
ードされ、デコードされた信号によってＯＲ頂部３およ
びテスト用ＯＲ項４は、インストラクション・コードに
対応する通常動作モードのコントロール信号およびテス
ト・モードのコントロール信号を発生する。ここで、テ
スト・モード起動端子５は、信号レベル“Ｌ”で通常動
作モードを選択し、通常動作モードとテスト・モードを
選択するセレクタ６により、通常動作モードが選択され
て、通常動作モード・コントロール信号が出力される。The instruction data given to the input section 1 is
The AND top 2 decodes it as an instruction code, and the decoded signal causes the OR top 3 and test OR term 4 to generate a normal operating mode control signal and a test mode control signal corresponding to the instruction code. Here, the test mode starting terminal 5 selects the normal operation mode at the signal level "L", and the normal operation mode is selected by the selector 6 which selects between the normal operation mode and the test mode, and the normal operation mode is activated. A control signal is output.
また、テスト・モードでは、テスト・モード起動端子５
がテスト・モードを選択するための信号レベル”Ｈ“に
設定され、通常動作モードとテスト・モードを選択する
セレクタ６により、テスト・モードが選択されてテスト
・モード・コントロール信号が出力される。In addition, in test mode, test mode start terminal 5
is set to the signal level "H" for selecting the test mode, and the test mode is selected by the selector 6, which selects between the normal operation mode and the test mode, and a test mode control signal is output.
ここで、テスト・モード・コントロール信号と通常動作
モード・コントロール信号とは、セレクタ６によって切
り替えるため、テスト・モードと通常動作モードとのイ
ンストラクション・コードは同一であってもよい。即ち
、インストラクション・コードが８ビツトであれば、最
大２８（２５６）通りのテスト・モードを設定できる。Here, since the test mode control signal and the normal operation mode control signal are switched by the selector 6, the instruction code for the test mode and the normal operation mode may be the same. That is, if the instruction code is 8 bits, a maximum of 28 (256) test modes can be set.
実際のテスト・モード数は、ＯＲ頂部３に追加されたテ
スト用のＯＲ頂部４で決定される。一般に、ＯＲ頂部の
追加による面積増加は、極めて小さくてよい。The actual number of test modes is determined by a test OR top 4 added to the OR top 3. In general, the area increase due to the addition of an OR top may be quite small.
以上のように、本実施例によれば、テスト・モ−ド起動
用端子５およびテスト用のＯＲ頂部４を追加するだけ容
易にテスト・モード数を拡張することができ、しかも、
テスト・モード数拡張に要するチップ面積の増加を小さ
くすることができる。As described above, according to this embodiment, the number of test modes can be easily expanded by adding the test mode starting terminal 5 and the OR top part 4 for testing.
The increase in chip area required to expand the number of test modes can be reduced.
発明の効果
本発明によれば、インストラクション・デコード用のＰ
ｌ、Ａを備えた半導体集積回路のＰＬＡにテスト・モー
ド・コントローノＬ信号生成回路を追加することにより
、テスト・モード数の拡張を極めて容易にし、しかも、
追加されたテスト回路によるチップ面積の増加を最小に
することができる。Effects of the Invention According to the present invention, P for instruction decoding
By adding a test mode controller L signal generation circuit to the PLA of a semiconductor integrated circuit equipped with L and A, the number of test modes can be expanded extremely easily.
Increase in chip area due to added test circuitry can be minimized.
このテスト回路を有する半導体集積回路は、テスト・モ
ード起動端子をもつのみでよいため、限られた端子数の
なかで多数の機能を実現しようとする半導体集積回路の
機能を著しく向上させることができる。Since a semiconductor integrated circuit having this test circuit only needs to have a test mode activation terminal, it is possible to significantly improve the functionality of a semiconductor integrated circuit that attempts to realize a large number of functions with a limited number of terminals. .
さらに、このテスト回路を実現するためには、内蔵のＰ
ＬＡにＯＲ頂部と簡単なセレクタを追加するのみであり
、既存の半導体集積回路にも容易に応用することができ
る。しかも、多数のテスト・モードを設定するために必
要なチップ面積の増加を最小に抑えることができること
から、テストの容易性とテストのコスト・パフォーマン
スを著しく向上させることができる。Furthermore, in order to realize this test circuit, the built-in P
It only requires adding an OR top and a simple selector to the LA, and can be easily applied to existing semiconductor integrated circuits. Furthermore, since the increase in chip area required to set a large number of test modes can be minimized, testability and test cost performance can be significantly improved.
第１図は本発明によるＰＬＡを用いたテスト・モードの
設定回路の一実施例構成図、第２図は従来のテスト・モ
ードの設定回路の回路図である。
１・・・・・・インストラクション・データ入力部、２
・・・・・・ＡＮＤ頂部、３・・・・・・ＯＲ頂部、４
・・・・・・テスト用ＯＲ頂部、５・・・・・・テスト
・モード起動端子、６・・・・・・選択セレクタ。FIG. 1 is a block diagram of an embodiment of a test mode setting circuit using a PLA according to the present invention, and FIG. 2 is a circuit diagram of a conventional test mode setting circuit. 1...Instruction/data input section, 2
...AND top, 3...OR top, 4
...Test OR top, 5...Test mode start terminal, 6...Selection selector.
Claims (1)
テスト回路を有することを特徴とする半導体集積回路。A semiconductor integrated circuit comprising a test circuit comprising a programmable logic array for decoding instructions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035186A JPH03238532A (en) | 1990-02-15 | 1990-02-15 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035186A JPH03238532A (en) | 1990-02-15 | 1990-02-15 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238532A true JPH03238532A (en) | 1991-10-24 |
Family
ID=12434819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035186A Pending JPH03238532A (en) | 1990-02-15 | 1990-02-15 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238532A (en) |
-
1990
- 1990-02-15 JP JP2035186A patent/JPH03238532A/en active Pending
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