KR0178005B1 - Self testing circuit of memory - Google Patents
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Abstract
본 발명은 메모리의 자기 테스트 회로를 공개한다. 그 회로는 복수개의 메모리 셀들을 구비한 메모리, 어드레스를 단방향으로 계수하여 상기 메모리로 출력하기 위한 어드레스 계수수단, 워드 크기의 “0”데이타 또는 상기 어드레스 계수수단의 출력신호중 상기 워드 크기의 데이타를 선택신호에 응답하여 선택하여 상기 메모리로 입력하기 위한 선택수단, 상기 선택신호를 발생하기 위한 제어수단, 및 상기 메모리로 부터의 출력 데이타와 상기 선택수단의 출력 데이타가 일치하는지를 비교하기 위한 비교수단으로 구성되어 있다. 따라서, 구성이 간단하여 칩면적을 작게 차지할 뿐만 아니라, 자기 테스트 제어회로가 멀티플렉서의 선택단자만을 제어하여 원하는 어드레스 시퀀스를 생성할 수 있기 때문에 어드레스 크기가 변하더라고 자기 테스트 회로의 설계가 손쉬워진다.The present invention discloses a magnetic test circuit of a memory. The circuit selects the word size data from a memory having a plurality of memory cells, address counting means for counting an address in one direction, and outputting the memory to word memory, " 0 " data of word size, or an output signal of the address counting means. Selection means for selecting and inputting to the memory in response to a signal, control means for generating the selection signal, and comparing means for comparing whether the output data from the memory and the output data of the selection means match. It is. Therefore, the configuration is simple, not only to occupy a small chip area, but also the magnetic test control circuit can control the selection terminal of the multiplexer to generate a desired address sequence, so that the design of the magnetic test circuit becomes easy even if the address size changes.
Description
제1도는 종래의 메모리 자기 테스트 회로의 블럭도이다.1 is a block diagram of a conventional memory magnetic test circuit.
제2도는 본 발명의 자기 테스트 회로의 블럭도이다.2 is a block diagram of a magnetic test circuit of the present invention.
본 발명은 테스트 회로에 관한 것으로, 특히 메모리의 자기 테스트 회로에 관한 것이다.FIELD OF THE INVENTION The present invention relates to test circuits, and more particularly, to magnetic test circuits in memory.
집적회로의 집적도가 높아짐에 따라 테스트에 대한 문제점이 대두되고 있다. 전체 집적회로의 제조비용 중 테스트가 차지하는 부분이 점점 높아지고 있어 이에 대한 다양한 시도가 이루어지고 있다. 현재 가장 효과적인 테스트 방법으로는 테스트 회로를 집적회로내에 내장한 자기 테스트 회로(BIST; built in self test)방법이 정착되어 가고 있는 추세인데 특히 메모리의 자기 테스트 방법은 많이 사용되고 있다.As the degree of integration of integrated circuits increases, problems for testing are emerging. As test portion of the total integrated circuit manufacturing cost is increasing, various attempts have been made. At present, the most effective test method is a trend in which a built-in self test (BIST) method in which a test circuit is embedded in an integrated circuit is being established. In particular, a self test method of a memory is widely used.
제1도는 종래의 메모리 자기 테스트 회로의 블럭도로서, 메모리 코어(10), 데이타 발생회로(12), 어드레스 발생회로(14), 비교기(16), 및 자기 테스트 제어회로(18)로 구성되어 있다.1 is a block diagram of a conventional memory magnetic test circuit, which is composed of a memory core 10, a data generating circuit 12, an address generating circuit 14, a comparator 16, and a magnetic test control circuit 18. have.
메모리 코어(10)는 복수개의 메모리 셀들로 이루어져 있다. 데이타 발생회로(12)는 테스트 하는 메모리 코어(10)의 원하는 데이타를 발생한다. 어드레스 발생회로(14)는 메모리 코어(10)로 어드레스를 출력한다. 비교기(16)는 메모리 코어(10)로 부터 데이타를 읽어 기대 데이타와 비교하여 고장 유무를 결정한다. 자기 테스트 제어회로(18)는 데이타 발생회로(12), 어드레스 발생회로(14), 및 비교기(16)와 메모리 코어(10)의 동작을 제어하며 전체 테스트 동작의 순서를 결정한다.The memory core 10 is composed of a plurality of memory cells. The data generation circuit 12 generates desired data of the memory core 10 under test. The address generation circuit 14 outputs an address to the memory core 10. The comparator 16 reads data from the memory core 10 and compares it with expected data to determine whether there is a failure. The magnetic test control circuit 18 controls the operation of the data generation circuit 12, the address generation circuit 14, and the comparator 16 and the memory core 10, and determines the order of the entire test operation.
일반적으로 사용되는 메모리 자기 테스트 방법은 작은 어드레스에서 큰 어드레스로, 그리고 이와는 반대로 큰 어드레스에서 작은 어드레스로 진행하면서 테스트를 수행한다. 따라서, 어드레스 발생회로로 양방향의 어드레스를 모두 생성할 수 있는 업/다운 카운터를 사용한다.A commonly used memory self test method performs a test from a small address to a large address and vice versa, proceeding from a large address to a small address. Therefore, an up / down counter capable of generating both addresses in the address generating circuit is used.
아래의 표는 데이타 크기가 4, 어드레스 수가 8인 4×8메모리에 대해 필요한 어드레스 카운트 시퀀스(address count sequence)를 나타내는 것으로, 4개의 어드레스 카운터 시퀀스를 만들기 위해 필요한 각 어드레스내의 해당 데이타의 조합을 보여준다.The table below shows the address count sequence needed for a 4x8 memory with a data size of 4 and an address number of 8, and shows the combination of corresponding data in each address needed to create four address counter sequences. .
상기 표에 나타낸 것과 같은 어드레스 카운트 시퀀스를 사용한 메모리 자기 테스트 회로를 설계하려 할 때 필요한 어드레스 카운트 시퀀스를 생성하는데 문제점이 발생한다. 일정한 어드레스 카운트 시퀀스를 생성하는 회로자체가 복잡할 뿐만 아니라 전반적인 제어하는 자기 테스트 제어회로의 구조 또한 복잡해진다.A problem arises in generating an address count sequence required when designing a memory self test circuit using an address count sequence as shown in the table above. Not only is the circuit itself generating a constant address count sequence complex, but the structure of the overall self-test control circuit is also complicated.
본 발명의 목적은 어드레스를 생성하는 어드레스 카운터를 사용하여 어드레스 카운트 시퀀스를 발생하고 회로구성이 간단한 메모리 자기 테스트 회로를 제공하는데 있다.It is an object of the present invention to provide a memory self test circuit which generates an address count sequence using an address counter which generates an address and whose circuit configuration is simple.
이와같은 목적을 달성하기 위한 본 발명의 메모리 자기 테스트 회로는 복수개의 메모리 셀들을 구비한 메모리, 어드레스를 단방향으로 계수하여 상기 메모리로 출력하기 위한 어드레스 계수수단, 워드 크기의 “0”데이타 또는 상기 어드레스 계수수단의 출력신호중 상기 워드 크기의 데이타를 선택신호에 응답하여 선택하여 상기 메모리로 입력하기 위한 선택수단, 상기 선택신호를 발생하기 위한 제어수단, 및 상기 메모리로 부터의 출력 데이타와 상기 선택수단의 출력 데이타가 일치하는지를 비교하기 위한 비교수단을 구비한 것을 특징으로 한다.The memory self-test circuit of the present invention for achieving the above object is a memory having a plurality of memory cells, address counting means for counting an address in one direction and outputting it to the memory, "0" data of the word size or the address Selection means for selecting the word size data from the output signal of the counting means in response to a selection signal and inputting it to the memory, control means for generating the selection signal, and output data from the memory and the selection means. And comparison means for comparing the output data with each other.
첨부된 도면을 참고로 하여 본 발명의 메모리 자기 테스트 회로를 설명하면 다음과 같다.Referring to the accompanying drawings, a memory self test circuit of the present invention will be described.
본 발명의 테스트 회로는 본 발명의 발명자에 의해서 기 출원된 “어드레스간의 데이타 백그라운드를 이용한 단방향 어드레스 메모리의 테스트 방법”(출원번호 95-12412)을 기초로 하여 효율적인 단방향 어드레스 메모리 자기 테스트 회로를 제시하려고 한다.The test circuit of the present invention seeks to propose an efficient unidirectional address memory self test circuit based on the "method of testing a unidirectional address memory using data background between addresses" filed by the inventor of the present invention (Application No. 95-12412). do.
기출원된 자기 테스트 방법은 다음과 같이 나타내어 진다.The previously filed self-test method is shown as follows.
사용된 각 기호의 의미는 다음과 같다.The meaning of each symbol used is as follows.
w0; 정해진 카운터 시퀀스대로 메모리에 데이타를 쓴다.w0; Write data to memory in the specified counter sequence.
w1; 카운터 시퀀스의 반대 값의 데이타를 쓴다.w1; Write the data of the opposite value of the counter sequence.
r0; 정해진 카운터 시퀀스대로 메모리의 데이타를 읽는다.r0; Read data from memory according to the specified counter sequence.
r1; 카운터 시퀀스의 반대 값의 데이타를 읽는다.r1; Read data of opposite value of counter sequence.
(r0, w1); 한 어드레스에 멈춰 r0와 w1을 하고나서 어드레스를 증가시키고, 이 과정을 모든 어드레스에 대하여 반복한다. (r0, w1); Stop at one address, do r0 and w1, increment the address, and repeat this process for all addresses.
즉, 상기 방법은 모든 어드레스 카운트 시퀀스에 대해서 SAO-MATS++알고리즘을 적용하는 방법이다.That is, the above method is a method of applying the SAO-MATS ++ algorithm to all address count sequences.
제2도는 본 발명의 자기 테스트 회로의 블럭도로서, 단방향 어드레스 카운터(30), 멀티플렉서(32), 메로리 코어(10), 비교기(16), 및 자기 테스트 제어회로(18)로 구성되어 있다.2 is a block diagram of the magnetic test circuit of the present invention, which is composed of a unidirectional address counter 30, a multiplexer 32, a memory core 10, a comparator 16, and a magnetic test control circuit 18. As shown in FIG.
단방향 어드레스 카운터(30)는 업 카운터를 수행하여 메모리 코어(10)의 어드레스 입력단자(address)로 입력한다. 멀티플렉서(32)는 자기 테스트 제어회로(18)로 부터의 선택신호(S)에 응답하여 “0”또는 해당 어드레스 시퀀스를 생성하기 위해 어드레스 카운터(30)의 출력 중 차례로 한 비트를 선택하여 메모리 코어(10)의 데이타 입력단자(data_in)로 출력한다. 비교기(16)는 메모리 코어(10)의 데이타 출력단자(data_out)로 부터의 데이타와 멀티플렉서(32)의 출력신호를 비교하여 해당 메모리 셀이 정상인지 비정상인지를 판단한다. 자기 테스트 회로(18)는 전체 테스트 동작의 순서를 결정한다.The one-way address counter 30 performs an up counter and inputs the address to the address input terminal of the memory core 10. The multiplexer 32 selects one bit from the output of the address counter 30 in order to generate a "0" or a corresponding address sequence in response to the selection signal S from the magnetic test control circuit 18 to select the memory core. Output to the data input terminal (data_in) of (10). The comparator 16 compares the data from the data output terminal data_out of the memory core 10 with the output signal of the multiplexer 32 to determine whether the corresponding memory cell is normal or abnormal. The magnetic test circuit 18 determines the order of the entire test operation.
아래의 표는 멀티플렉서의 출력신호를 나타내는 것이다.The table below shows the output signal of the multiplexer.
상기 표는 데이타 시퀀스와 관련하여 메모리 코어(10)의 워드(word)내의 각 비트의 값은 동일하기 때문에 편의상 메모리 코어(10)의 워드 크기(word size)를 한 비트하고 가정한 것이다. 멀티플렉서 선택신호 00, 01, 10, 11는 자기 테스트 제어회로(18)로 부터 발생되는 것을 나타내는 것이다. 그래서, 단방향 어드레스 카운터(30)의 출력신호가 000에서 111까지 변화할 때, 선택신호에 응답하여 “0”또는 어드레스 카운터(30)의 출력신호중의 한 비트를 선택하여 메모리 코어(10)의 데이타 입력단자(data_in)로 출력한다.The above table assumes that the word size of the memory core 10 is one bit for convenience, since the values of each bit in the word of the memory core 10 are the same in relation to the data sequence. The multiplexer selection signals 00, 01, 10, and 11 represent those generated from the magnetic test control circuit 18. Thus, when the output signal of the unidirectional address counter 30 changes from 000 to 111, the data of the memory core 10 is selected in response to the selection signal by selecting “0” or one bit of the output signal of the address counter 30. Output to the input terminal (data_in).
따라서, 본 발명의 자기 테스트 회로는 그 구성이 간단하여 칩면적을 작게 차지할 뿐만 아니라, 자기 테스트 제어회로가 멀티플렉서의 선택단자만을 제어하여 원하는 어드레스 시퀀스를 생성할 수 있기 때문에 어드레스 크기가 변하더라도 자기 테스트 회로의 설계가 손쉬워진다.Therefore, the magnetic test circuit of the present invention has a simple configuration, occupies a small chip area, and generates a desired address sequence by controlling only a select terminal of the multiplexer, thereby generating a desired address sequence. The design of the circuit becomes easy.
또한, 본 발명의 자기 테스트 회로는 단방향 어드레스 카운터만을 사용하여 메모리 자기 테스트 회로를 구현할 수 있어 양방향의 카운터가 없는 경우, 단방향으로 동작하는 메모리 구조, 특히 FIFO(first-in first-out)등에 적합하다.In addition, the self-test circuit of the present invention can implement a memory self-test circuit using only a unidirectional address counter, so that when there is no bidirectional counter, it is suitable for a memory structure that operates in one direction, in particular, first-in first-out (FIFO) and the like. .
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Family Applications (1)
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| KR970060243A (en) | 1997-08-12 |
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