JPH0323803Y2 - - Google Patents
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- JPH0323803Y2 JPH0323803Y2 JP1985195458U JP19545885U JPH0323803Y2 JP H0323803 Y2 JPH0323803 Y2 JP H0323803Y2 JP 1985195458 U JP1985195458 U JP 1985195458U JP 19545885 U JP19545885 U JP 19545885U JP H0323803 Y2 JPH0323803 Y2 JP H0323803Y2
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- JP
- Japan
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- circuit
- resistor
- transistor
- thyristor
- inrush current
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- Expired
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- 239000003990 capacitor Substances 0.000 claims description 30
- 230000002265 prevention Effects 0.000 claims description 25
- 238000009499 grossing Methods 0.000 claims description 14
- 238000004804 winding Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Rectifiers (AREA)
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案は、コンデンサ入力型の整流平滑回路に
おいて電源の投入直後に生じる突入電流を抑制す
る回路に関し、更に詳しくは、複数のトランジス
タと時定数回路とを組み合わせた遅延トリガー回
路により、外部からの信号なしでサイリスタを導
通させる突入電流防止回路に関するものである。
おいて電源の投入直後に生じる突入電流を抑制す
る回路に関し、更に詳しくは、複数のトランジス
タと時定数回路とを組み合わせた遅延トリガー回
路により、外部からの信号なしでサイリスタを導
通させる突入電流防止回路に関するものである。
［従来の技術］
コンデンサ入力型整流平滑回路においては、電
流投入直後に平滑コンデンサに突入電流と呼ばれ
る過大な充電電流が流れる。そこでこの種の回路
を有する装置、例えばスイツチング電源等におい
ては、突入電流を防止するための回路が組み込ま
れている。
流投入直後に平滑コンデンサに突入電流と呼ばれ
る過大な充電電流が流れる。そこでこの種の回路
を有する装置、例えばスイツチング電源等におい
ては、突入電流を防止するための回路が組み込ま
れている。
突入電流防止回路としては、突入電流防止抵抗
とサイリスタとを並列に組み合わせて整流回路と
平滑コンデンサとの間に挿入する構成が一般的で
ある。電源投入直後はサイリスタは非導通の状態
にあり、平滑コンデンサには突入電流防止抵抗に
よつて制限された電流が流れる。そして外部に設
けられた遅延トリガー回路によつて一定の遅れ時
間経過後に前記サイリスタを導通させる。従つて
その時以降、該サイリスタによつて突入電流防止
抵抗の両端が短絡された状態となり、主回路の電
流は該サイリスタを通り抵抗での電力損失を防ぐ
ことができる。
とサイリスタとを並列に組み合わせて整流回路と
平滑コンデンサとの間に挿入する構成が一般的で
ある。電源投入直後はサイリスタは非導通の状態
にあり、平滑コンデンサには突入電流防止抵抗に
よつて制限された電流が流れる。そして外部に設
けられた遅延トリガー回路によつて一定の遅れ時
間経過後に前記サイリスタを導通させる。従つて
その時以降、該サイリスタによつて突入電流防止
抵抗の両端が短絡された状態となり、主回路の電
流は該サイリスタを通り抵抗での電力損失を防ぐ
ことができる。
サイリスタを導通させる回路は様々であるが、
代表的なものの一つとしては、平滑コンデンサの
後段に設けられているコーバータトランスに更に
別の巻線を施し、その出力をダイオードで整流し
た後にコンデンサと抵抗からなる積分回路に供給
し、その端子電圧で前記サイリスタをトリガーす
る構成がある。この回路では、電源投入直後に平
滑コンデンサの端子電圧が次第に上昇し、やがて
スイツチング部での交流振幅がある程度まで大き
くなると、コンバータトランスに設けられた別巻
線の誘起電圧によつてサイリスタが導通すること
になる。
代表的なものの一つとしては、平滑コンデンサの
後段に設けられているコーバータトランスに更に
別の巻線を施し、その出力をダイオードで整流し
た後にコンデンサと抵抗からなる積分回路に供給
し、その端子電圧で前記サイリスタをトリガーす
る構成がある。この回路では、電源投入直後に平
滑コンデンサの端子電圧が次第に上昇し、やがて
スイツチング部での交流振幅がある程度まで大き
くなると、コンバータトランスに設けられた別巻
線の誘起電圧によつてサイリスタが導通すること
になる。
他の例としては、両電源ライン間に時定数回路
と基準電圧発生回路とを設け、両方の出力を比較
してサイリスタをトリガーする回路もある（例え
ば実開昭57−42415号公報参照）。
と基準電圧発生回路とを設け、両方の出力を比較
してサイリスタをトリガーする回路もある（例え
ば実開昭57−42415号公報参照）。
［考案が解決しようとする問題点］
従来技術では例えばコンバータトランスに別の
巻線を設ける必要があつたから、トランスの巻線
構造が複雑化し、その上、電源毎にサイリスタの
遅延トリガー回路を設計し直さねばならないとい
う煩瑣な作業が要求された。
巻線を設ける必要があつたから、トランスの巻線
構造が複雑化し、その上、電源毎にサイリスタの
遅延トリガー回路を設計し直さねばならないとい
う煩瑣な作業が要求された。
またサイリスタを導通させるために外部からの
信号が必要であり、かつ該サイリスタの導通状態
を保持し続けるためにも外部から電力を供給し続
ける必要があつた。
信号が必要であり、かつ該サイリスタの導通状態
を保持し続けるためにも外部から電力を供給し続
ける必要があつた。
両電源ライン間に遅延トリガー回路を設ける構
成では、サイリスタをオンさせるためにはあるレ
ベルの電流が必要なため、両ライン間の電圧が高
ければ高いだけ、この遅延トリガー回路の損失が
大きくなる欠点がある。また電源の種類（電源電
圧）が異なると、それに応じた遅延トリガー回路
を設計し直し組み込まなければならない。
成では、サイリスタをオンさせるためにはあるレ
ベルの電流が必要なため、両ライン間の電圧が高
ければ高いだけ、この遅延トリガー回路の損失が
大きくなる欠点がある。また電源の種類（電源電
圧）が異なると、それに応じた遅延トリガー回路
を設計し直し組み込まなければならない。
本考案の目的は、上記のような従来技術の欠点
を解消し、サイリスタを外部からの信号なしに動
作させることができ２端子の回路ユニツトとして
組み立てることも可能であるため、どのようなタ
イプの電源にも対応でき且つ簡単に組み込めるよ
うな突入電流防止回路を提供することにある。
を解消し、サイリスタを外部からの信号なしに動
作させることができ２端子の回路ユニツトとして
組み立てることも可能であるため、どのようなタ
イプの電源にも対応でき且つ簡単に組み込めるよ
うな突入電流防止回路を提供することにある。
［問題点を解決するための手段］
上記のような目的を達成できる本考案は、突入
電流防止抵抗とサイリスタとの並列回路に対して
並列に遅延トリガー回路を設けた構成である。こ
の遅延トリガー回路は、第１の抵抗と第１のトラ
ンジスタの直列回路と、第２の抵抗と第２のトラ
ンジスタの直列回路と、第３の抵抗と時定数設定
用コンデンサとの時定数回路を具備し、該第１の
トランジスタをサイリスタのゲート回路に、第２
のトランジスタを第１のトランジスタのベース回
路に、時定数設定用コンデンサを第２のトランジ
スタのベース回路にそれぞれ接続したものであ
る。
電流防止抵抗とサイリスタとの並列回路に対して
並列に遅延トリガー回路を設けた構成である。こ
の遅延トリガー回路は、第１の抵抗と第１のトラ
ンジスタの直列回路と、第２の抵抗と第２のトラ
ンジスタの直列回路と、第３の抵抗と時定数設定
用コンデンサとの時定数回路を具備し、該第１の
トランジスタをサイリスタのゲート回路に、第２
のトランジスタを第１のトランジスタのベース回
路に、時定数設定用コンデンサを第２のトランジ
スタのベース回路にそれぞれ接続したものであ
る。
［作用］
電源が投入された直後はサイリスタは非導通の
状態にあり、突入電流防止抵抗を通つて電流が流
れ、平滑コンデンサへの充電電流が制限される。
またこの時、第３の抵抗と時定数設定用コンデン
サからなる時定数回路にも電流が流れ、該時定数
設定用コンデンサが充電される。このコンデンサ
の端子電圧が高くなると、それによつて第２のト
ランジスタが導通し、第１のトランジスタが非導
通となる。これに伴い第１の抵抗を通つてサイリ
スタのゲート回路にトリガー電流が流れ、該サイ
リスタが導通する。
状態にあり、突入電流防止抵抗を通つて電流が流
れ、平滑コンデンサへの充電電流が制限される。
またこの時、第３の抵抗と時定数設定用コンデン
サからなる時定数回路にも電流が流れ、該時定数
設定用コンデンサが充電される。このコンデンサ
の端子電圧が高くなると、それによつて第２のト
ランジスタが導通し、第１のトランジスタが非導
通となる。これに伴い第１の抵抗を通つてサイリ
スタのゲート回路にトリガー電流が流れ、該サイ
リスタが導通する。
このようにしてまず電源投入直後は突入電流防
止抵抗を通つて電流が流れ、それから一定時定間
経過した後、時定数設定用コンデンサの充電に伴
つてサイリスタが導通し、前記突入電流防止抵抗
での電力損失を防止する。
止抵抗を通つて電流が流れ、それから一定時定間
経過した後、時定数設定用コンデンサの充電に伴
つてサイリスタが導通し、前記突入電流防止抵抗
での電力損失を防止する。
［実施例］
添付図面は本考案の一実施例を示す回路図であ
る。本考案に係る突入電流防止回路は、コンデン
サ入力型整流平滑回路の整流部（ここでは整流ダ
イオードブリツジＤ）とその出力側に接続される
平滑コンデンサＣとの間に挿入される。
る。本考案に係る突入電流防止回路は、コンデン
サ入力型整流平滑回路の整流部（ここでは整流ダ
イオードブリツジＤ）とその出力側に接続される
平滑コンデンサＣとの間に挿入される。
突入電流防止回路１０は、突入電流防止抵抗Ｒ
と、そに並列に接続されたサイリスタSCRとを
備えている。この点は従来技術と同様である。
と、そに並列に接続されたサイリスタSCRとを
備えている。この点は従来技術と同様である。
本考案が従来技術と顕著に相違する点は、この
サイリスタSCRの動作を制御する遅延トリガー
回路１２である。遅延トリガー回路１２は、第１
の抵抗R1と第１トランジスタQ1の直列回路と、
第２の抵抗R2と第２のトランジスタQ2の直列回
路と、第３の抵抗R3と時定数設定用コンデンサ
C1との時定数回路からなり、サイリスタSCRに
対して並列に接続される。第１および第２のトラ
ンジスタQ1，Q2はいずれもNPN型であり、サイ
リスタSCRのゲート、カソードが第１のトラン
ジスタQ1のコレクタ、エミツタに接続され、該
第１のトランジスタQ1のベース、エミツタが第
２のトランジスタQ2のコレクタ、エミツタに接
続され、更に該第２のトランジスタQ2のベース
−エミツタ間に時定数設定用コンデンサC1が接
続される。
サイリスタSCRの動作を制御する遅延トリガー
回路１２である。遅延トリガー回路１２は、第１
の抵抗R1と第１トランジスタQ1の直列回路と、
第２の抵抗R2と第２のトランジスタQ2の直列回
路と、第３の抵抗R3と時定数設定用コンデンサ
C1との時定数回路からなり、サイリスタSCRに
対して並列に接続される。第１および第２のトラ
ンジスタQ1，Q2はいずれもNPN型であり、サイ
リスタSCRのゲート、カソードが第１のトラン
ジスタQ1のコレクタ、エミツタに接続され、該
第１のトランジスタQ1のベース、エミツタが第
２のトランジスタQ2のコレクタ、エミツタに接
続され、更に該第２のトランジスタQ2のベース
−エミツタ間に時定数設定用コンデンサC1が接
続される。
なおサイリスタSCRのゲート−カソード間に
接続されている抵抗R4とコンデンサC2の並列回
路は該サイリスタの誤動作防止用である。
接続されている抵抗R4とコンデンサC2の並列回
路は該サイリスタの誤動作防止用である。
本回路の動作は次の如くである。交流電源が投
入された直後は第２のトランジスタQ2は非導通
であり、第２の抵抗R2を通つて第１のトランジ
スタQ1が導通するのでサイリスタSCRは非導通
である。従つて交流入力電流は整流ダイオードブ
リツジＤおよび突入電流防止抵抗Ｒを通つて平滑
コンデンサＣを充電する。図示されていないが、
平滑コンデンサＣと並列に負荷回路が接続される
から、その負荷回路にも電流が供給されることに
なる。このようにして電源投入直後は平滑コンデ
ンサＣへの充電電流並びに負荷回路への電流は突
入電流防止抵抗Ｒによつて制限される。
入された直後は第２のトランジスタQ2は非導通
であり、第２の抵抗R2を通つて第１のトランジ
スタQ1が導通するのでサイリスタSCRは非導通
である。従つて交流入力電流は整流ダイオードブ
リツジＤおよび突入電流防止抵抗Ｒを通つて平滑
コンデンサＣを充電する。図示されていないが、
平滑コンデンサＣと並列に負荷回路が接続される
から、その負荷回路にも電流が供給されることに
なる。このようにして電源投入直後は平滑コンデ
ンサＣへの充電電流並びに負荷回路への電流は突
入電流防止抵抗Ｒによつて制限される。
またこの時、第３の抵抗R3を通つて時定数設
定用コンデンサC1に充電電流も流れる。時定数
設定用コンデンサC1の充電電圧が第２のトラン
ジスタQ2のベース−エミツタ間電圧に達すると
第２のトランジスタQ2が導通する。するを第１
のトランジスタQ1のベース電圧が低下するため
該第１のトランジスタQ1は非導通となる。これ
によつてサイリスタSCRのゲートには第１の抵
抗R1を通つてトリガー電流が流れ、該サイリス
タSCRが導通し、突入電流防止抵抗Ｒの両端を
短絡した状態にする。従つて主回路の電流は突入
電流防止抵抗ＲではなくサイリスタSCRを通つ
て流れることになる。
定用コンデンサC1に充電電流も流れる。時定数
設定用コンデンサC1の充電電圧が第２のトラン
ジスタQ2のベース−エミツタ間電圧に達すると
第２のトランジスタQ2が導通する。するを第１
のトランジスタQ1のベース電圧が低下するため
該第１のトランジスタQ1は非導通となる。これ
によつてサイリスタSCRのゲートには第１の抵
抗R1を通つてトリガー電流が流れ、該サイリス
タSCRが導通し、突入電流防止抵抗Ｒの両端を
短絡した状態にする。従つて主回路の電流は突入
電流防止抵抗ＲではなくサイリスタSCRを通つ
て流れることになる。
このようにして電源投入直後の突入電源は抵抗
Ｒによつて制限され、一定時間経過後はサイリス
タSCRが導通して前記抵抗Ｒでの電力損失を抑
えることができる。遅延トリガー回路１２におけ
る遅延時間は、第３の抵抗R3の抵抗値やコンデ
ンサC1の静電容量を変えることによつて、長短
自由に設定できる。
Ｒによつて制限され、一定時間経過後はサイリス
タSCRが導通して前記抵抗Ｒでの電力損失を抑
えることができる。遅延トリガー回路１２におけ
る遅延時間は、第３の抵抗R3の抵抗値やコンデ
ンサC1の静電容量を変えることによつて、長短
自由に設定できる。
［考案の効果］
本考案は上記のように突入電流防止抵抗と並列
にサイリスタとその遅延トリガー回路を接続する
構成だから、一方のラインのみを使用するため電
力損失が少なく、安全規格に対する考慮も緩くな
り、更に電源の種類を問わず適用できる。また外
部からの信号が不要であり、サイリスタの導通状
態を保持するために外部から電力を供給し続ける
必要もなくなる。そのため遅延トリガー回路を２
端子複合部品としてモジユール化することもで
き、電源の設計や組み立てが極めて簡素化される
という優れた実用的効果が生じる。
にサイリスタとその遅延トリガー回路を接続する
構成だから、一方のラインのみを使用するため電
力損失が少なく、安全規格に対する考慮も緩くな
り、更に電源の種類を問わず適用できる。また外
部からの信号が不要であり、サイリスタの導通状
態を保持するために外部から電力を供給し続ける
必要もなくなる。そのため遅延トリガー回路を２
端子複合部品としてモジユール化することもで
き、電源の設計や組み立てが極めて簡素化される
という優れた実用的効果が生じる。
上記のような理由で電源本体において重要な機
能を果たすコンバータトランスに別の巻線を設け
る必要がないため、それらトランスの設計も容易
化され製造や組み立ても簡素化される。また上記
のように遅延トリガー回路が２端子の回路で済む
から、突入電流防止回路全体を単一パツケージに
組み立てることも可能であり、電源の種類を問わ
ず適用可能なため量産化することによつて低廉化
できる利点もある。
能を果たすコンバータトランスに別の巻線を設け
る必要がないため、それらトランスの設計も容易
化され製造や組み立ても簡素化される。また上記
のように遅延トリガー回路が２端子の回路で済む
から、突入電流防止回路全体を単一パツケージに
組み立てることも可能であり、電源の種類を問わ
ず適用可能なため量産化することによつて低廉化
できる利点もある。
図面は本考案に係る突入電流防止回路の一実施
例を示す回路図である。 １０……突入電流防止回路、１２……遅延トリ
ガー回路、Ｒ……突入電流防止抵抗、SCR……
サイリスタ、R1……第１の抵抗、Q1……第１の
トランジスタ、R2……第２の抵抗、Q2……第２
のトランジスタ、R3……第３の抵抗、C1……時
定数設定用コンデンサ。
例を示す回路図である。 １０……突入電流防止回路、１２……遅延トリ
ガー回路、Ｒ……突入電流防止抵抗、SCR……
サイリスタ、R1……第１の抵抗、Q1……第１の
トランジスタ、R2……第２の抵抗、Q2……第２
のトランジスタ、R3……第３の抵抗、C1……時
定数設定用コンデンサ。
Claims (1)
- コンデンサ入力型整流平滑回路に挿入される突
入電流防止抵抗と、それに並列に接続されるサイ
リスタを備えた回路において、該サイリスタと並
列に、第１の抵抗と第１のトランジスタの直列回
路と、第２の抵抗と第２のトランジスタの直列回
路と、第３の抵抗とコンデンサとの時定数回路を
設け、該第１のトランジスタをサイリスタのゲー
ト回路に、第２のトランジスタを第１のトランジ
スタのベース回路に、時定数設定用コンデンサを
第２のトランジスタのベース回路にそれぞれ接続
した突入電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985195458U JPH0323803Y2 (ja) | 1985-12-19 | 1985-12-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985195458U JPH0323803Y2 (ja) | 1985-12-19 | 1985-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104529U JPS62104529U (ja) | 1987-07-03 |
| JPH0323803Y2 true JPH0323803Y2 (ja) | 1991-05-23 |
Family
ID=31153362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985195458U Expired JPH0323803Y2 (ja) | 1985-12-19 | 1985-12-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323803Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742415B2 (ja) * | 1980-05-20 | 1982-09-08 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742415U (ja) * | 1980-08-20 | 1982-03-08 |
-
1985
- 1985-12-19 JP JP1985195458U patent/JPH0323803Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742415B2 (ja) * | 1980-05-20 | 1982-09-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62104529U (ja) | 1987-07-03 |
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