JPH03227127A - アナログディジタル変換器 - Google Patents
アナログディジタル変換器Info
- Publication number
- JPH03227127A JPH03227127A JP2293090A JP2293090A JPH03227127A JP H03227127 A JPH03227127 A JP H03227127A JP 2293090 A JP2293090 A JP 2293090A JP 2293090 A JP2293090 A JP 2293090A JP H03227127 A JPH03227127 A JP H03227127A
- Authority
- JP
- Japan
- Prior art keywords
- input
- analog
- signal
- chopper amplifier
- analog input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005070 sampling Methods 0.000 claims abstract description 9
- BWSIKGOGLDNQBZ-LURJTMIESA-N (2s)-2-(methoxymethyl)pyrrolidin-1-amine Chemical compound COC[C@@H]1CCCN1N BWSIKGOGLDNQBZ-LURJTMIESA-N 0.000 abstract description 10
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
コノ％明はチョッパアンプを使用したアナログディジタ
ル変換器（以下Ａ／Ｄ変換器と呼ぶ）のタイミング制御
方式に関するものである。
ル変換器（以下Ａ／Ｄ変換器と呼ぶ）のタイミング制御
方式に関するものである。
従来のチョッパアンプを使用したＡ／Ｄ変換器の構成ブ
ロック図及び動作波形図を第２図及び第３図に示す。第
１図において、ＡＮＩ −ＡＮｎは複数のアナログ入力
、５ＥＬＩ〜５ＥＬｎは複数のアナログ入力の内１本を
選択するための入力セレクト信号、ＳＡＭＰ はアナロ
グ入力を比較器４に入力するための入力サンプリング信
号、３は比較用基準電圧を生成するＤ／Ａ変換器、４は
チョッパアンプ方式の比較器、ＴＢはチョウ“パアンプ
各段をバイアスするためのバイアス信号、５は比較器出
力で、図示されていないラッチあるいはレジスタへ入力
される。
ロック図及び動作波形図を第２図及び第３図に示す。第
１図において、ＡＮＩ −ＡＮｎは複数のアナログ入力
、５ＥＬＩ〜５ＥＬｎは複数のアナログ入力の内１本を
選択するための入力セレクト信号、ＳＡＭＰ はアナロ
グ入力を比較器４に入力するための入力サンプリング信
号、３は比較用基準電圧を生成するＤ／Ａ変換器、４は
チョッパアンプ方式の比較器、ＴＢはチョウ“パアンプ
各段をバイアスするためのバイアス信号、５は比較器出
力で、図示されていないラッチあるいはレジスタへ入力
される。
次に動作について説明する。第３図の波形図に示すよう
に、アナログ入力セレクト信！ｓＥＬ＋はその端子が選
択されている間ゞＨ＃のままである。
に、アナログ入力セレクト信！ｓＥＬ＋はその端子が選
択されている間ゞＨ＃のままである。
ＳＡＭＰ 信号がＩＨＩの期間アナログ入力が取り込
まれ比較器４の入力２に伝達される。ＳＡＭＰ 信号が
％Ｈ′の間のある期間、すなわちチ璽ツバアンプバイア
ス信号ＴＢがＨ′の期間にチョッパアンプ各段がバイア
スされ、アンプのゲインが最大となる動作点に移行する
。次にＳＡＭＰ 信号が％Ｌ′すなわちＳＡＭＰ 信号
が５Ｈ′になると、Ｄ／Ａ変換器３の出力が比較器４に
入力これ、前記アナログ入力信号との大小関係が比較さ
れる。この比較された結果を示す信号５は次段のラッチ
回路あるいはレジスタ回路に入力され、変換されたディ
ジタル値となる。
まれ比較器４の入力２に伝達される。ＳＡＭＰ 信号が
％Ｈ′の間のある期間、すなわちチ璽ツバアンプバイア
ス信号ＴＢがＨ′の期間にチョッパアンプ各段がバイア
スされ、アンプのゲインが最大となる動作点に移行する
。次にＳＡＭＰ 信号が％Ｌ′すなわちＳＡＭＰ 信号
が５Ｈ′になると、Ｄ／Ａ変換器３の出力が比較器４に
入力これ、前記アナログ入力信号との大小関係が比較さ
れる。この比較された結果を示す信号５は次段のラッチ
回路あるいはレジスタ回路に入力され、変換されたディ
ジタル値となる。
従来のＡ／Ｄ変換器の制御は以上のように構成きれてい
たので、例えば第３図に示すまうにＴＢ傷信号オフして
からＳＡＭＰ 信号がオフする迄の期間にアナログ入
力にノイズ等による変動が重畳した場合、それがそのま
ま比較器入力迄伝達され、この期間チョッパアンプバイ
アス信号ＴＢはオフしているためチョッパアンプは動作
可能状態であり、節点２の変動によりチョッパアンプが
動作し、正規内バイアス点からはずれてしまう事になり
、その後ＳＡＭＰ 信号がオフすると、Ｄ／Ａ変換変換
臼の基準電圧が入力されるわけであるが、チラッ、ｆ７
ンプの動作点がずれているために結果として変換精度が
悪化するという問題点かゐ−た。
たので、例えば第３図に示すまうにＴＢ傷信号オフして
からＳＡＭＰ 信号がオフする迄の期間にアナログ入
力にノイズ等による変動が重畳した場合、それがそのま
ま比較器入力迄伝達され、この期間チョッパアンプバイ
アス信号ＴＢはオフしているためチョッパアンプは動作
可能状態であり、節点２の変動によりチョッパアンプが
動作し、正規内バイアス点からはずれてしまう事になり
、その後ＳＡＭＰ 信号がオフすると、Ｄ／Ａ変換変換
臼の基準電圧が入力されるわけであるが、チラッ、ｆ７
ンプの動作点がずれているために結果として変換精度が
悪化するという問題点かゐ−た。
この発明は上記のような問題点を解消するためになされ
たもので、アナログ入力のノイズ等による変動に対して
精度の悪化が生じない安定なＡ／Ｄ変換器を得る事を目
的とする。
たもので、アナログ入力のノイズ等による変動に対して
精度の悪化が生じない安定なＡ／Ｄ変換器を得る事を目
的とする。
この発明に係るＡ／Ｄ変換器は、アナログ入力セレクト
信号をチョッパアンプバイアス信号が切れてから入力サ
ンプリング信号が切れる迄オフするＪうにしたものであ
る。
信号をチョッパアンプバイアス信号が切れてから入力サ
ンプリング信号が切れる迄オフするＪうにしたものであ
る。
この発明におけるアナログ入力セレクト信号は、チョッ
パアンプバイアス信号から入力サンプリング信号が切れ
るまでオフするようにしたので、チョッパアンプバイア
ス期間が終了してからアナログ入力にノイズなどの変動
が重畳しても比較器入力には変動が伝達されない。
パアンプバイアス信号から入力サンプリング信号が切れ
るまでオフするようにしたので、チョッパアンプバイア
ス期間が終了してからアナログ入力にノイズなどの変動
が重畳しても比較器入力には変動が伝達されない。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるＡ／Ｄ変換器の動作
波形図である。なお、Ａ／Ｄ変換器の構成ブロック図は
前記従来の第２図と同一である。
波形図である。なお、Ａ／Ｄ変換器の構成ブロック図は
前記従来の第２図と同一である。
なお、本実施例においてはアナログ入力セレクト信号５
ＥＬｉ を、チ讐ツバアンプバイアス信号ＴＢが１Ｌ
′になってから入力サンプリング信号ＳＡＭＰが％Ｌ′
になる迄の期間″ＩＬ′にするようにしである。これに
まり、チョッパアンプバイアス期間が終了してからアナ
ログ入力にノイズ等による変動が重畳しても比較器人力
２には変動が伝達されず、精度の高い安定した変換が可
能となる。
ＥＬｉ を、チ讐ツバアンプバイアス信号ＴＢが１Ｌ
′になってから入力サンプリング信号ＳＡＭＰが％Ｌ′
になる迄の期間″ＩＬ′にするようにしである。これに
まり、チョッパアンプバイアス期間が終了してからアナ
ログ入力にノイズ等による変動が重畳しても比較器人力
２には変動が伝達されず、精度の高い安定した変換が可
能となる。
以上のようにこの発明によれば、アナログ入力セレクト
信号をノイズ等に誹る入力の変動の影響を受けやすい期
間だけオフしているため、精度の高い安定したＡ／Ｄ変
換器を得る事が出来る。
信号をノイズ等に誹る入力の変動の影響を受けやすい期
間だけオフしているため、精度の高い安定したＡ／Ｄ変
換器を得る事が出来る。
第１図はこの発明の一実施例にまるＡ／Ｄ変換器の制御
タイミング波形図、第２図は従来およびこの発明共通の
Ａ／Ｄ変換器の構成ブロック図、第３図は従来のＡ／Ｄ
変換器制御タイミング波形図である。 ＡＮＩ：アナログ入力、５ＥＬＩ：アナログ入力セレク
ト信号、ＳＡＭＰ ：入力サンプリング信号、ＴＢ＝
チョッパアンプバイアス信号、２：比較器入力、３ ：
Ｄ／Ａ変換器、４：比較器、５：比較器出力。
タイミング波形図、第２図は従来およびこの発明共通の
Ａ／Ｄ変換器の構成ブロック図、第３図は従来のＡ／Ｄ
変換器制御タイミング波形図である。 ＡＮＩ：アナログ入力、５ＥＬＩ：アナログ入力セレク
ト信号、ＳＡＭＰ ：入力サンプリング信号、ＴＢ＝
チョッパアンプバイアス信号、２：比較器入力、３ ：
Ｄ／Ａ変換器、４：比較器、５：比較器出力。
Claims (1)
- 複数のアナログ入力を選択するためのセレクトスイッ
チと、アナログ入力をある期間比較器に入力するための
サンプリング用スイッチと、チョッパアンプ方式の比較
器を備えたアナログディジタル変換器において、チョッ
パアンプのバイアス信号がオフしてからアナログ入力サ
ンプリング終了期間迄の間、前記セレクトスイッチをオ
フする事を特徴とするアナログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022930A JP2725424B2 (ja) | 1990-01-31 | 1990-01-31 | アナログディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022930A JP2725424B2 (ja) | 1990-01-31 | 1990-01-31 | アナログディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03227127A true JPH03227127A (ja) | 1991-10-08 |
| JP2725424B2 JP2725424B2 (ja) | 1998-03-11 |
Family
ID=12096349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022930A Expired - Fee Related JP2725424B2 (ja) | 1990-01-31 | 1990-01-31 | アナログディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725424B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182220A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | アナログ・デイジタル変換装置 |
-
1990
- 1990-01-31 JP JP2022930A patent/JP2725424B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182220A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | アナログ・デイジタル変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2725424B2 (ja) | 1998-03-11 |
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Legal Events
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