JPH0322294A - センス増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセンス増幅回路に関し、特に読み出し専用メモ
リのセンス増幅回路に関する。

〔従来の技術〕

従来、この種のセンス増幅回路は、第３図｝こ示すよう
に、メモリセルが、セレクタ１を介してインバータ２０
入力端子及びインバータ２の出力を？ート信号とするト
ランジスタＱ０のソースに接続され、トランジスタＱＮ
２のドレインはカレントミラー回路を形或しているトラ
ンジスタＱｐｒ＋　Ｑｐｚの入力端子とむり、ゲートと
ドレインが接続されたトランジスタＱＰＩのドレインに
接続されている．トランジスタＱＰ２のドレインには、
負荷トランジスタとしてトランジスタＱＮ１のドレイン
が接続されると同時に、インバータ３が接続され、出力
端子Ｏとなっている。

〔発明が解決しようとする課題〕

上述した従来のセンス増幅回路は、メモリセルに流れる
電流ｉｃをカレントミラー回路でトランジスタＱ■に流
れる電流ｉｐとして検出し、負荷トランジスタＱＮ，に
より電流一電圧変換する事によりメモリセルの情報を読
み出すものである。

従って、負荷トランジスタＱＮＩに流れる飽和電流ｉｎ
（ｓ）はトランジスタＱＰ２に流れる飽和電流ｉｐ（ｓ
）に対して、ｉ　ｎ（ｓ）＝　ｉ　ｐ（ｓ）Ｘ−となる
様２ にトランジスタＱＮＩのゲートバアス電圧Ｖｒ及びトラ
ンジスタサイズが設定されている。トランジ？タＱｐオ
及びＱＮＩの動作状態を示すと第２図のごとくなる．図
中のＡ点はメモリセルに電流が流れていない状態を、Ｂ
点は、メモリセルにｔ流ｉｃが流れている時の状態を示
している。

ゆえに、出力端子Ｏの電位がＬレベルからＨレベルに変
化する場合には、トランジスタＱＰ２に流れる電流ｉｐ
が、ＨレベルからＬレベルに変化しトランジスタＱＮＩ
に流れる電流ｉｎが、端子Ｏの寄生容量を充放電する事
になる。

前述した様にトランジスタＱＮＩの飽和電流ｉｎ（Ｓ）
は、トランジスタＱＰ■の飽和電流ｉｐ（ｓ）の約半分
であり、この関係は飽和領域に限らずほぼ動作の全域に
おいて、およそ成立するものと考えて良い。従って、出
力端子ＯがＨレベルからＬレベルに変化するのに要する
時間ｔｆ（出力立下り時間）は、ＬレベルからＨレベル
に変化するのに要する時間ｔｒ（出力立上り時間）に比
べて、２倍の時間が必要となり、出力データのアクセス
スピードのアンバランスを生じさせると同時に、前述の
時間ｔｆが長いという問題点がある。

又、トランジスタＱＰ２及びＱＮｊのトランジスタサイ
ズを大きくして電流ｉｐ及びｉｎを大きくすると、端子
Ｏに生じる寄生容量の増加を招き、時間ｔｆはかえって
長くなる事となる。

本発明の目的は、動作スピードの改善されたセンス増幅
回路を提供することにある。

〔課題を解決するための手段〕

本発明のセンス増幅回路は、メモリセルに流れる電流を
カレントミラー回路の入力とし、前記カレントミラー回
路の出力に抵抗を介して、負荷トランジスタが接続され
、前記抵抗及び前記負荷１・ランジスタの接続点を出力
端子とする事を特徴とするというものである。

〔実施例〕

次に、本発明の実施例について、図面を参照して説明す
る．第１図は、本発明の第１実施例の構或を示す回路図
である。

本実施例では、従来のセンス増幅回路の出力端子Ｏとカ
レントミラ−回路の出力であるトランジスタＱＰ２のド
レインとの間に多結晶シリコン膜による抵抗４が挿入さ
れている。出力端子Ｏには、寄生容量として、インバー
タ３０入力容量Ｃ３，トランジスタＱＮＩのドレイン拡
散層容＃Ｃ，，及び抵抗４を介してトランジスタＱＰ２
のドレイン拡散層容量Ｃ１が存在する。出力端子Ｏの電
位がＨレベルからＬレベルに変化する場合、トランジス
タＱ　Ｎ　＋に流れる電流ｉｎで放電する容量は、Ｃ２
，Ｃ３が主となる。Ｃ１は、抵抗４を介している為、出
力端子Ｏより見た容量負荷としては、軽減された事にな
り出力端子Ｏの出力立下り時間ｔｆは短くなり、立下り
曲線は第４図に示すように、破線で示したものから実線
で示したものへと変る。Ｑ　Ｎ　ｌ　＃ＱＰ２の抵抗を
ＲＮ，ＲＰとすると、この場合の出力端子Ｏからみたイ
ンピーダンスＺｆは、Ｒ　ｐ　＝ωとみなせるので、 １／Ｚｆ＝ｊｗＣ．＋｛１＋ｊｗｃｏ　（ＲＮ十ｒ））
／ＲＮ　（１　＋ｊ　ｗｃｅ　・ｒ） で与えられる．但し ＲＮ＜ｒとすると、 １　／　Ｚ　ｆ　：ｌ：ｊ　ｗ　Ｃ　ｏ＋　１　／ＲＮ
となる。つまり％　ＲＮと００の並列回路とみなされる
。一方、ｒ＝ｏの従来例では、Ｃ１が並列に入っている
ので、その分ｔｆは短くなる。例えば、Ｃ１−２Ｃｏ，
ｒ＝４Ｒｐに設計すると出力立下り時間は約１／３にで
きる。

一方、出力端子Ｏの電位がＬレベルからＨレベルに変化
する場合について考えると、この場合、ＲＮ二のとみな
せるので、出力端子ＯからみてインピーダンスＺｒは、 Ｚ　ｒ＝ｃｏ／　（ｒＯ＋ｃｌ／Ｒ，）ｒ　＋ＣＩ／Ｒ
Ｐ＝｛（ＲＰ＋ｒ）＋ｊｗｃ１・Ｒｐ−ｒ）／　（１　
＋　ｊ　ｗ　Ｃ　ｏ−Ｒｐ）となるが、Ｒｐ＜ｒとする
と、 １／Ｚｒ＝ｒ＋１／ｊｗｃｏ となり、抵抗ｒとＣ，の並列回路とみなせる。従来例で
はＲｐを介Ｌ，てＣ　ｌ一Ｃ　３の並列回路を充電する
のであるから、Ｃ　Ｉ””　２　Ｃ　ｏ　，　　ｒ　＝
　４　ＲＰとすしｏ　　　シ！　　　シｓ ると出力立上り時間ｔｒは従来例の４／３と九り、立上
り曲線は第４図に破線で示したものから、実線で示した
ものへと変る。しか１−、電流ｉｐは電流ｉｎの約２倍
あるので、ｔｒとｔｆはほぼ等しくなる。従って、ｔｆ
が改善された分だけ動作スピードは早くなることになる
。

第５図は、本発明の第２の実施例の構成を示す回路図で
ある。第１の実施例が、出力端子０とカレントミラー回
路の出力の間に多結晶シリコン抵抗を挿入しているのに
対して、本実施例では，ディプレッション型トランジス
タＱＮ３が挿入されている。ディプレッション型トラン
ジスタを使用する事により、多結晶シリコン抵抗を使用
した場合と同様の効果が得られる事は、いうまでもない
。

〔発明の効果〕

以上説明したように、本発明は、センス増幅回路の出力
端子と、力ｌ／ントミラー回路の出力との間に抵抗を挿
入する事により、出力立上り時間ｔｒを大きく遅らす事
なく出力立下り時間ｔｆを短くし、センス増幅回路の動
作スピードを速くできるという効果を得られる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す回路図、第２図
はセンス増幅回路の動作を説明するための特性図、第３
図は、従来のセンス増幅回路を示す回路図、第４図は第
１の実施例と従来例の差を示す特性図で、破線で従来例
の曲線，実線で第１の実施例の曲線を示す。第５図は、
本発明の第２の実施例を示す回路図である。 ｌ・・・・・・セレクタ、２，３・・・・・・インバー
タ、４・・・・・・抵抗、Ｃ＋，Ｃｔ，Ｃｉ’・・・・
・寄生容量、ＱＮＩ　，ＱＮ１・・・・・ｎチャネルエ
ンハンスメント型Ｍｏｓトランジスタ％　ＱＮＳ・・・
・・・ｎチャネルディプレッション型ＭＯＳ｝ランジス
タ、Ｑｐｌ，　Ｑｐ２・・・・・・Ｐチャネルエンハン
スメント型トランジスタ。

Claims (1)

【特許請求の範囲】
1. メモリセルに流れる電流をカレントミラー回路の入力と
   し、前記カレントミラー回路の出力に抵抗を介して、負
   荷トランジスタが接続され、前記抵抗及び前記負荷トラ
   ンジスタの接続点を出力端子とする事を特徴とするセン
   ス増幅回路。