JPH0322285A - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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- JPH0322285A JPH0322285A JP1157665A JP15766589A JPH0322285A JP H0322285 A JPH0322285 A JP H0322285A JP 1157665 A JP1157665 A JP 1157665A JP 15766589 A JP15766589 A JP 15766589A JP H0322285 A JPH0322285 A JP H0322285A
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- Pending
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- 239000003990 capacitor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型ＲＡＭに関し、特にディジット
線に電源とグランドとの中間レベルをプリチャージする
方式を使用する場合のレベル補正を行うダイナミック型
ＲＡＭに関する。
線に電源とグランドとの中間レベルをプリチャージする
方式を使用する場合のレベル補正を行うダイナミック型
ＲＡＭに関する。
従来、かかるダイナミック型ＲＡＭにはディジット線に
電源とグランドとの中間レベルをプリチャージする方式
が採用される場合があるが、そのレファレンス側ディジ
ット線のレベルの補正手段としてペアダミーワード線を
用いる方式がある。
電源とグランドとの中間レベルをプリチャージする方式
が採用される場合があるが、そのレファレンス側ディジ
ット線のレベルの補正手段としてペアダミーワード線を
用いる方式がある。
第５図はかかる従来の一例を示すダイナミック型ＲＡＭ
の部分的回路図である。
の部分的回路図である。
第５図に示すように、センスアンプＳ−Ａに接続された
ディジット線Ｄ．Ｌ，．ＤＬに対して直交するワード線
ＷＬＩ，ＷＬ２を有するダイナミック型ＲＡＭにおいて
、このペアダミーワード方式は、ダミーワード線ＤＷＩ
，ＤＷＩ，ＤＷ２，ＤＷ２を有する。ワード線ＷＬＩが
選択されるときに動作するダミーワードペアはＤＷＩ，
ＤＷｌであり、ＷＬ２が選択されるときに動作するダミ
ーワードベアはＤＷ２，ＤＷ２である．すなわち、選択
されたメモリセルが接続されるデイジット線（例えば、
ＤＬ）に対をなす逆相のレファレンスディジット線＜Ｄ
Ｌ）にダミーワードペア（ＤＷＩ，ＤＷＩ ）が補正容
量Ｃ。を介して接続され、この容量によりレベル補正を
かけるようにしている。尚、ＣＤはディジット線寄生容
量である。
ディジット線Ｄ．Ｌ，．ＤＬに対して直交するワード線
ＷＬＩ，ＷＬ２を有するダイナミック型ＲＡＭにおいて
、このペアダミーワード方式は、ダミーワード線ＤＷＩ
，ＤＷＩ，ＤＷ２，ＤＷ２を有する。ワード線ＷＬＩが
選択されるときに動作するダミーワードペアはＤＷＩ，
ＤＷｌであり、ＷＬ２が選択されるときに動作するダミ
ーワードベアはＤＷ２，ＤＷ２である．すなわち、選択
されたメモリセルが接続されるデイジット線（例えば、
ＤＬ）に対をなす逆相のレファレンスディジット線＜Ｄ
Ｌ）にダミーワードペア（ＤＷＩ，ＤＷＩ ）が補正容
量Ｃ。を介して接続され、この容量によりレベル補正を
かけるようにしている。尚、ＣＤはディジット線寄生容
量である。
このとき、ダミーワード線ＤＷＩ，ＤＷＩ （あるいは
ＤＷ２，ＤＷ２）とディジット線ＤＬ（あるいはＤＬ）
との間に挿入された前記補正容量ｃｏは共に等しく、セ
ル容量Ｃｓの半分（Ｃｏ 一Ｃ ｓ ／ ２ ）である
．この方式では、プリチャージ期間中にノイズ等により
所定の中間ブリチャージレベルからディジット線のブリ
チャージレベルがずれたとしても、補正によりセル゛Ｈ
′″とセル“Ｌ″′とに対してディジット線対ＤＬ，Ｄ
Ｌに生じる微小差電位を等しくすることができる。
ＤＷ２，ＤＷ２）とディジット線ＤＬ（あるいはＤＬ）
との間に挿入された前記補正容量ｃｏは共に等しく、セ
ル容量Ｃｓの半分（Ｃｏ 一Ｃ ｓ ／ ２ ）である
．この方式では、プリチャージ期間中にノイズ等により
所定の中間ブリチャージレベルからディジット線のブリ
チャージレベルがずれたとしても、補正によりセル゛Ｈ
′″とセル“Ｌ″′とに対してディジット線対ＤＬ，Ｄ
Ｌに生じる微小差電位を等しくすることができる。
第６図は第５図に示す回路の動作波形図である．
第６図に示すように、ここではワード線ＷＬＩが選択さ
れる場合を示している．まず、ワード線ＷＬＩの立上が
りとほぼ同時にダミーワード線ＤＷＩ，ＤＷＩが中間ブ
リチャージレベルから電源レベルとグランドレベルに変
動する。このとき、補正容量ｃｏがメモリセル容量ＣＳ
の半分に設定されているため、セル“Ｈ ＩＩとセル”
Ｌ′゜のときにディジット線対ＤＬ，ＤＬに発生する微
小差電位ΔＶは、中間ブリチャージレベルが任意に変化
しても、共に等しくなる．これにより、センスアンプＳ
Ａのセンス動作の余裕度はセル“Ｈ′′およびセル“Ｌ
Ｉ１共に等しくなる．〔発明が解決しようとする課題
〕 上述した従来のレファレンスディジット線レベルの補正
方式では、中間ブリチャージレベルから電源及びグラン
ドレベルへ変動するダミーワード線対ＤＷＩ，ＤＷＩと
ＤＷ２，ＤＷ２とがもつディジット線ＤＬ，ＤＬとの補
正容量Ｃｏは共に等しいため、レファレンスレベルが補
正された結果、セル“Ｈ″′とセル“Ｌ ”とに対しデ
イジット線対ＤＬ，ＤＬに発生する微小差電位ΔＶが等
しくなるようになる． しかしながら、実際のダイナミックＲＡＭにおいては、
メモリセル容量Ｃｓに蓄えられた情報電荷は、α線の電
子一正孔対生成による電荷の流入や、セル容量の構造上
からくる電荷保持時間の問題等を考えると、セル“Ｈ
”の情報電荷はセル゛Ｌ ”に比較して失われやすい． 従って、このことからレファレンスレベルをセル“Ｈ
Ｉ１と“Ｌ″゜に対して等しい微小差電位Δ■が発生す
るように設定すると、実際的にはセンス動作マージンは
セル゛Ｌ ＩＩに比べセル“Ｈ ”に厳しくなるという
欠点がある． 本発明の目的は、かかるセンス動作マージンを改善する
ダイナミック型ＲＡＭを提供することにある． 〔課題を解決するための手段〕 本発明のダイナミック型ＲＡＭは、レファレンスディジ
ット線レベルの補正にあたり、ダミーワード線対のディ
ジット線に対する補正容量を異ならせることにあり、特
にワード線およびセンスアンプに接続されたディジット
線対並びに２組のダミーワード線を備え、ディジット線
のプリチャージ時に電源とグランドとの中間レベルにブ
リチャージされるダイナミック型ＲＡＭにおいて、前記
２組のダミーワード線のうち第一のダミーワード線対は
ディジット線対の一方に且つ第二のダミーワード線対は
前記ディジット線対の他方にそれぞれ互いに異なる第一
および第二の補正容量を介して接続され、センス動作開
始前に各ダミーワード線対のうち活性化するように選択
されたダミーワード線対の第一のダミーワード線は中間
ブリチャージレベルから電源レベルまで変動し、且つ第
二のダミーワード線は中間ブリチャージレベルからグラ
ンドレベルまで変動するように構成される。
れる場合を示している．まず、ワード線ＷＬＩの立上が
りとほぼ同時にダミーワード線ＤＷＩ，ＤＷＩが中間ブ
リチャージレベルから電源レベルとグランドレベルに変
動する。このとき、補正容量ｃｏがメモリセル容量ＣＳ
の半分に設定されているため、セル“Ｈ ＩＩとセル”
Ｌ′゜のときにディジット線対ＤＬ，ＤＬに発生する微
小差電位ΔＶは、中間ブリチャージレベルが任意に変化
しても、共に等しくなる．これにより、センスアンプＳ
Ａのセンス動作の余裕度はセル“Ｈ′′およびセル“Ｌ
Ｉ１共に等しくなる．〔発明が解決しようとする課題
〕 上述した従来のレファレンスディジット線レベルの補正
方式では、中間ブリチャージレベルから電源及びグラン
ドレベルへ変動するダミーワード線対ＤＷＩ，ＤＷＩと
ＤＷ２，ＤＷ２とがもつディジット線ＤＬ，ＤＬとの補
正容量Ｃｏは共に等しいため、レファレンスレベルが補
正された結果、セル“Ｈ″′とセル“Ｌ ”とに対しデ
イジット線対ＤＬ，ＤＬに発生する微小差電位ΔＶが等
しくなるようになる． しかしながら、実際のダイナミックＲＡＭにおいては、
メモリセル容量Ｃｓに蓄えられた情報電荷は、α線の電
子一正孔対生成による電荷の流入や、セル容量の構造上
からくる電荷保持時間の問題等を考えると、セル“Ｈ
”の情報電荷はセル゛Ｌ ”に比較して失われやすい． 従って、このことからレファレンスレベルをセル“Ｈ
Ｉ１と“Ｌ″゜に対して等しい微小差電位Δ■が発生す
るように設定すると、実際的にはセンス動作マージンは
セル゛Ｌ ＩＩに比べセル“Ｈ ”に厳しくなるという
欠点がある． 本発明の目的は、かかるセンス動作マージンを改善する
ダイナミック型ＲＡＭを提供することにある． 〔課題を解決するための手段〕 本発明のダイナミック型ＲＡＭは、レファレンスディジ
ット線レベルの補正にあたり、ダミーワード線対のディ
ジット線に対する補正容量を異ならせることにあり、特
にワード線およびセンスアンプに接続されたディジット
線対並びに２組のダミーワード線を備え、ディジット線
のプリチャージ時に電源とグランドとの中間レベルにブ
リチャージされるダイナミック型ＲＡＭにおいて、前記
２組のダミーワード線のうち第一のダミーワード線対は
ディジット線対の一方に且つ第二のダミーワード線対は
前記ディジット線対の他方にそれぞれ互いに異なる第一
および第二の補正容量を介して接続され、センス動作開
始前に各ダミーワード線対のうち活性化するように選択
されたダミーワード線対の第一のダミーワード線は中間
ブリチャージレベルから電源レベルまで変動し、且つ第
二のダミーワード線は中間ブリチャージレベルからグラ
ンドレベルまで変動するように構成される。
次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の一実施例を示すダイナミック型ＲＡＭ
の部分的回路図であり、また第２図は第１図に示す回路
の動作の波形図である．第ｌ図に示すように、本実施例
は前述した第５図の従来例と比べ、ダミーワード線対Ｄ
ＷＩ，ＤＷＩおよびＤＷ２，ＤＷ２とディジット＆！Ｄ
ＬＤＬとを互いに異なる補正容量を用いて連結したこと
にある． また、第２図に示すように、ワード線ＷＬＩの立上がり
とほぼ同時にダミーワード線対ＤＷＩ，ＤＷＩが中間プ
リチャージレベルから電源レベルとグランドレベルに変
動する．しかるに、ダミーワード線ＤＷ１とＤＷＩとに
連結した補正容量Ｃ，，Ｃ，は等しくないため、セル“
Ｈ″とセル“Ｌ″とでディジット線ＤＬ，ＤＬに生じる
微小差電位ΔＶ１とΔＶ２は異なることになる。
． 第１図は本発明の一実施例を示すダイナミック型ＲＡＭ
の部分的回路図であり、また第２図は第１図に示す回路
の動作の波形図である．第ｌ図に示すように、本実施例
は前述した第５図の従来例と比べ、ダミーワード線対Ｄ
ＷＩ，ＤＷＩおよびＤＷ２，ＤＷ２とディジット＆！Ｄ
ＬＤＬとを互いに異なる補正容量を用いて連結したこと
にある． また、第２図に示すように、ワード線ＷＬＩの立上がり
とほぼ同時にダミーワード線対ＤＷＩ，ＤＷＩが中間プ
リチャージレベルから電源レベルとグランドレベルに変
動する．しかるに、ダミーワード線ＤＷ１とＤＷＩとに
連結した補正容量Ｃ，，Ｃ，は等しくないため、セル“
Ｈ″とセル“Ｌ″とでディジット線ＤＬ，ＤＬに生じる
微小差電位ΔＶ１とΔＶ２は異なることになる。
かかる補正容量値ｃ．，Ｃ２は、中間ブリチャージレベ
ルから電源レベルまで変動する第一のダミーワード線Ｄ
ＷＩ，ＤＷ２に連結された容量Ｃ１が中間ブリチャージ
レベルからグランドレベルまで変動する第二のダミーワ
ード線ＤＷＩ，ＤＷ２に連結された容量Ｃ２よりも小さ
くしてあればよい． 次に、これら補正容量ＣＩ，Ｃ２の関係を更に第３図お
よび第４図を参照して説明する。
ルから電源レベルまで変動する第一のダミーワード線Ｄ
ＷＩ，ＤＷ２に連結された容量Ｃ１が中間ブリチャージ
レベルからグランドレベルまで変動する第二のダミーワ
ード線ＤＷＩ，ＤＷ２に連結された容量Ｃ２よりも小さ
くしてあればよい． 次に、これら補正容量ＣＩ，Ｃ２の関係を更に第３図お
よび第４図を参照して説明する。
第３図および第４図はそれぞれ第１図に示す回路の特性
パラメータａと回路パラメータＹとの関係を表わす特性
図である。
パラメータａと回路パラメータＹとの関係を表わす特性
図である。
第３図および第４図に示すように、これらの特性は特性
パラメータａ＝ΔＶＬ／Δ■２、回路パラメータＹ＝Ｃ
．／Ｃ．とじて表わしたものである．但し、共に中間ブ
リチャージレベルは１／２Ｖｃｃ（Ｖｃｃ：電源レベル
）、ディジット線寄生容量Ｃｏとメモリセル容量Ｃｓと
の比Ｃ ｏ ／ Ｃ ｓは１０とし、また第３図ではＣ
，＝Ｃｓ，第４図ではＣｌ＝Ｃｓ／２として計算したも
のである。第４図におけるａ（＝ΔＶ１／ΔＶ２）＝１
，Ｙ（＝Ｃ２／Ｃｒ ）＝１のポイントが従来例に相当
している． これら第３図および第４において、例えばセンス動作の
余裕度をセル“Ｈ ＩＩ側に大きくとる場合、セル゜“
Ｌ １１との余裕度比であるａを３に設定しようとする
と、第３図の特性のときには補正容量比であるＹを１．
５７にとればよく、第４図の特性のときにはＹ ＝ ２
．０５にとればよいことがわかる． 要するに、本実施例によれば、レファレンスディジット
線レベルの補正にあたり、レファレンスレベルをセル“
Ｈ“とセル“Ｌ”に対するセンス動作マージンに任意の
差をつけることができるように、セル“Ｈ′のときのデ
ィジット線対に発生する微小差電位とセル“Ｌ ＩＩの
ときとで相対的に且つ任意に設定することができる． 〔発明の効果〕 以上説明したように、本発明のダイナミック型ＲＡＭは
、レファレンスディジット線レベル補正用のダミーワー
ド線対の持つディジット線との補正容量の大きさに差を
持たせることにより、プリチャージ期間中にディジット
線のバランスされた中間ブリチャージレベルにノイズ等
による所定レベルからのずれが生じた場合でも、セル“
Ｈ′′とセル“Ｌ”とに対し一定のセンス動作の余裕度
差を持たせてディジット線に微小差電位を発生させるこ
とができるという効果がある．
パラメータａ＝ΔＶＬ／Δ■２、回路パラメータＹ＝Ｃ
．／Ｃ．とじて表わしたものである．但し、共に中間ブ
リチャージレベルは１／２Ｖｃｃ（Ｖｃｃ：電源レベル
）、ディジット線寄生容量Ｃｏとメモリセル容量Ｃｓと
の比Ｃ ｏ ／ Ｃ ｓは１０とし、また第３図ではＣ
，＝Ｃｓ，第４図ではＣｌ＝Ｃｓ／２として計算したも
のである。第４図におけるａ（＝ΔＶ１／ΔＶ２）＝１
，Ｙ（＝Ｃ２／Ｃｒ ）＝１のポイントが従来例に相当
している． これら第３図および第４において、例えばセンス動作の
余裕度をセル“Ｈ ＩＩ側に大きくとる場合、セル゜“
Ｌ １１との余裕度比であるａを３に設定しようとする
と、第３図の特性のときには補正容量比であるＹを１．
５７にとればよく、第４図の特性のときにはＹ ＝ ２
．０５にとればよいことがわかる． 要するに、本実施例によれば、レファレンスディジット
線レベルの補正にあたり、レファレンスレベルをセル“
Ｈ“とセル“Ｌ”に対するセンス動作マージンに任意の
差をつけることができるように、セル“Ｈ′のときのデ
ィジット線対に発生する微小差電位とセル“Ｌ ＩＩの
ときとで相対的に且つ任意に設定することができる． 〔発明の効果〕 以上説明したように、本発明のダイナミック型ＲＡＭは
、レファレンスディジット線レベル補正用のダミーワー
ド線対の持つディジット線との補正容量の大きさに差を
持たせることにより、プリチャージ期間中にディジット
線のバランスされた中間ブリチャージレベルにノイズ等
による所定レベルからのずれが生じた場合でも、セル“
Ｈ′′とセル“Ｌ”とに対し一定のセンス動作の余裕度
差を持たせてディジット線に微小差電位を発生させるこ
とができるという効果がある．
第１図は本発明の一実施例を示すダイナミックＲＡＭの
部分的回路図、第２図は第１図に示す回路の動作波形図
、第３図及び第４図はそれぞれ第１図に示す回路の特性
パラメータａと回路パラメータＹとの関係を表わす特性
図、第５図は従来の一例を示すダイナミックＲＡＭの部
分的回路図、第６図は第５図に示す回路の動作波形図で
ある． ＷＬＩ，ＷＬ２・・・ワード線、ＤＷＩ，ＤＷ２，ＤＷ
Ｉ，ＤＷ２・・・ダミーワード線、ＤＬ，Ｄ工・・・デ
ィジット線、ＳＡ・・・センスアンプ、Ｃ．，Ｃ２・・
・補正容量、Ｃｏ・・・ディジット線寄生容量、ＣＳ・
・・メモリセル容量。
部分的回路図、第２図は第１図に示す回路の動作波形図
、第３図及び第４図はそれぞれ第１図に示す回路の特性
パラメータａと回路パラメータＹとの関係を表わす特性
図、第５図は従来の一例を示すダイナミックＲＡＭの部
分的回路図、第６図は第５図に示す回路の動作波形図で
ある． ＷＬＩ，ＷＬ２・・・ワード線、ＤＷＩ，ＤＷ２，ＤＷ
Ｉ，ＤＷ２・・・ダミーワード線、ＤＬ，Ｄ工・・・デ
ィジット線、ＳＡ・・・センスアンプ、Ｃ．，Ｃ２・・
・補正容量、Ｃｏ・・・ディジット線寄生容量、ＣＳ・
・・メモリセル容量。
Claims (1)
- ワード線およびセンスアンプに接続されたディジット
線対並びに２組のダミーワード線を備え、ディジット線
のプリチャージ時に電源とグランドとの中間レベルにプ
リチャージされるダイナミック型ＲＡＭにおいて、前記
２組のダミーワード線のうち第一のダミーワード線対は
ディジット線対の一方に且つ第二のダミーワード線対は
前記ディジット線対の他方にそれぞれ互いに異なる第一
および第二の補正容量を介して接続され、センス動作開
始前に各ダミーワード線対のうち活性化するように選択
されたダミーワード線対の第一のダミーワード線は中間
プリチャージレベルから電源レベルまで変動し、且つ第
二のダミーワード線は中間プリチャージレベルからグラ
ンドレベルまで変動することを特徴とするダイナミック
型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157665A JPH0322285A (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157665A JPH0322285A (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322285A true JPH0322285A (ja) | 1991-01-30 |
Family
ID=15654707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157665A Pending JPH0322285A (ja) | 1989-06-19 | 1989-06-19 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030020773A (ko) * | 2001-09-04 | 2003-03-10 | 하현승 | 컴퓨터용 모니터 |
-
1989
- 1989-06-19 JP JP1157665A patent/JPH0322285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030020773A (ko) * | 2001-09-04 | 2003-03-10 | 하현승 | 컴퓨터용 모니터 |
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