JPH03221997A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えはシンセサイザ、電子ピアノ、電子オル
カン等の電子楽器に関し、特に音色、音域、タッチに応
ｊ、て所望の時間変化する楽音波形を発生するデジタル
フィルタを有する電子楽器に関する。

（従来の技術） 一般的に、電子楽器には音色、音域、タッチ等より演奏
者による感情表現を行うという使命がある。これを実現
するために音色等を時間的に変化させるデジタルフィル
タを採用した電子楽器か考えられている。このデジタル
フィルタては、フィルタ係数を時間的に切り換えること
により音色等を時間的に変化させるようになっている。

このようなデジタルフィルタの種類として、大別すると
ＦＩＲ，形フィルタどＩＩＲ形フィルタとがある。

ＦＩＲ形フィルタは、時間的にカットオフやフィルタ形
状を制御することが困難であるという性質を有している
が位相特性が良好であるという利点がある。そこで、音
色回路としてＦＩＲ形のデンタルフィルタを用いたもの
が多い。

これに対し、ＩＩＲ，形フィルタは位相特性は良好とは
いえず演算精度も低いが、フィルタ係数が少ないので時
間的な制御が容易であるという性質を有している。そこ
で、ＩＩＲ形フィルタを用いて音色回路を構成すること
が考えられる。

しかしながら、上記音色、音域、タッチ等を正確に表現
するためには、大容量のメモリを必要とするとともに回
路構成が複雑になり、また、デジタルフィルタにはデジ
タルフィルタ特有の粗さくノイズ）があり、楽音の滑ら
かさが損なわれるという欠点がある。

（発明が解決しようとする課題） この発明は、上記したようにＩＩＲ形のデジタルフィル
タで音色等の制御を行うものは、音色、音域、タッチ等
を正確に表現するために大容量のメモリを必要とすると
ともに回路構成が複雑になり、また、デジタルフィルタ
特有の粗さ（ノイズ）があり、楽器の滑らかさが損なわ
れるという欠点を解消するためになされたもので、小容
量のメモリで簡単な回路構成のデジタルフィルタである
にも拘わらず高性能で滑らかな楽音を発生することので
きる電子楽器を提供することを目的とする。

［発明の構成］ く課題を解決するための手段） この発明の電子楽器は、ピッチ及び音色に対応しｔコ楽
音波形を発生ずる波形発生手段と、フィルタ係数を記憶
する記憶手段と、この記憶手段に記憶されたフィルタ係
数を補間する補間手段ど、前記波形発生手段で発生され
た楽音波形を前記補間手段で補間されノこフィルタ係数
に応じて動的にフィルタリングするフィルタ手段と、こ
のフィルタ手段でフィルタリングされた楽音波形を発音
する発音手段とを具備し、音色、音域、タッチのうち少
なくとも１つ以上に対応した楽音波形を発生することを
特徴とする。

また、前記記憶手段は仮数部と指数部とから成る浮動小
数点形式でフィルタ係数を記憶していることをセ徴とす
る。

まｙ２、前記記憶手段は指数部を共通どし、仮数部に有
効値及び差分有効値を有する浮動小数点形式でフィルタ
係数を記憶していることを特徴とする。

さらに、ピッチ及び音色に対応した楽音波形を発生ずる
波形発生手段と、ハイパス用及びローパス用の共通フィ
ルタ係数と各別のフィルタ係数とをそれぞれ記憶する記
憶手段と、この記憶手段に記憶されブご前記格別のフィ
ルタ係数を選択する選択手段と、前記記憶手段に記憶さ
れた共通のフィルタ係数及び前記選択手段で選択された
各別のフィルタ係数を補間する補間手段と、前記波形発
生手段て発生された楽音波形を前記補間手段で補間され
たフィルタ係数に応じて動的にフィルタリングするフィ
ルタ手段と、このフィルタ手段でフィルタリングされた
楽音波形を発音する発音手段とを具備し、音色、音域、
タッチのうち少なくとも１つ以上に対応した楽音波形を
発生することを特徴とする。

（作用） 本発明は、記憶手段に記憶されたフィルタ係数に補間を
施した係数を用いてフィルタ手段を制御することにより
波形発生手段で発生された楽音波形をフィルタリングし
、このフィルタリングされた楽音波形により発音するよ
うにＬ　ｒ、：ものである。これにより滑らかな楽音を
発生できるものとなっている。

また、フィルタ係数を記憶手段に記憶する際は浮動小数
点形式で記憶することによりレンジの広いフィルタ係数
を表現できるようになっている。

また、フィルタ係数は指数部を共通とし、仮数部に有効
値及び差分有効値を有する浮動小数点形式で記憶するこ
とにより差分有効値の演算を省略できるので、演算量が
減少して高性能を発揮できるものとなっている。

さらに、ローパスフィルタとして用いる場合どハイパス
フィルタとして用いる場合とで共通なフィルタ係数と固
有のフィルタ係数とに分離して記憶し、固有のフィルタ
係数は選択手段で選択して用いるようにしたので、フィ
ルタ係数を記憶する記憶手段の記憶容量を小さくできる
ものとなっている。

（実施例） 第１図は、本発明に係る電子楽器の電気回路の全体的な
槽底を示す概略ブロック図である。

図において、１はキーボードであり、鍵盤と各錘の押下
の状態〈押鍵速度検知を含む）を検知するためのキース
キャン回路とを含むものである。

２はパネルスイッチであって、電源スィッチ、モード指
定スイッチ、メロディ選択スイッチ、リズム選択スイッ
チ、その他種々のスイッチを備えている。各スイッチの
状態は上記キーボード１と同様に、内部に設けられたキ
ースキャン回路によって検知されるようになっている。

３は中央処理装置（ＣＰＬＩ）であり、続出専用記憶装
置（ＲＯＭ）４の図示しないプログラムメモリ部に記憶
されたプログラムに従って当該電子楽器の各部を制御す
るものである。上記ＲＯＭ４は、ＣＰＵ３を動作させる
プログラムの他、音色データ、その他の種々の固定デー
タを含んでいる。

５は書換え可能記憶装置（ＲＡＭ）であり、ＣＰＵ３の
制御の下に、ＲＯＭ　４から楽音データを受は取って記
憶する楽音データ記憶領域、キーボード１、パネルスイ
ッチ２の各錘及びスイッチの状態に対応する放音に必要
なデータがセットされる複数のレジスタ等から成るワー
キングＲ，Ａ　Ｍを含んでいる。

６はデジタルコンドロールドオシレータ（以下、ｒＤｃ
Ｏｊと略する。）であり、ＣＰ　Ｕ　３の制御の下に、
ピッチ及び音色に対応した波形を生成する周知のもので
ある。このＤＣＧ６の出力は、後述する１）ＣＦ８に供
給されるようになっている。

７はこの発明の特徴の１つであるところのデジタルコエ
フィシェントジェネレータ（以下、「ＤＣＧ、と略する
。）であり、ＣＰＵ３の制御の下に、デジタルフィルタ
係数を発生するものである。

このＤＣＧ７の出力は後述するＤＣＦ８に供給されるよ
うになっている。このＤＣＧ７については後に詳細に説
明する。

８もこの発明の特徴の１つであるところのデジタルコン
ドロールドフィルタ（以下、ｒＤｃＦＪと略する。）で
あり、これにより発音される音色を制御するようになっ
ている。このＤＣＦ８の出力は後述するＤＣＡＩＯに供
給されるようになっている。このＤＣＦ８の詳細につい
ても後に説明する。

９はデジタルエンベロープジェネレータ（以下、ｒＤＥ
Ｇ、と略する。）であり、ＣＰＵ３の制御の下に、ＤＣ
Ｆ８から出力された楽音データにエンベロープを付加す
るべくエンベロープデータを生成するものである。この
ＤＥＧ９の出力は後述するＤＣＡｌｏに供給されるよう
になっている。

１０はデジタルコントロールアンプ（以下、「ＤＡＣ」
と略する。）であり、ＤＣＦ８から出力さ１ れる楽音デ′−夕とＤＥＧ９から出力されるエンベロー
プデータとを演算することによりエンベロープを付加し
、さらに増幅して出力するものである。

このＤＣＡｌｏの出力はＤ／Ａ変換器１１に供給される
ようになっている。上記ＤＣＯ６、ＤＣＧ７、ＤＣＦ８
、ＤＥＧ９及びＤＣＡＩＯにより楽音発生回路を構成し
ている。

上記Ｄ／Ａ変換器１１は、ＤＣＡ］、Ｏから出力される
デジタル楽音信号をアナログ楽音信号に変換するもので
ある。そして、Ｄ／Ａ変換されｔ：アナログ楽音信号は
アンプ１２で更に増幅され、スピーカあるいはヘッドホ
ン１３に供給されることにより発音されるようになって
いる。

上記キーボード１、パネルスイッチ２、ＣＰＵ３、ＲＯ
Ｍ４、Ｒ，Ａ、　Ｍ　５、ＤＣＯ６、ＤＣＧ７及びＤＥ
Ｇ９は、システムバス１４を介して相互に接続されてい
る。

第２図は、Ｄ　ＣＧ　７のブロック図を示すもので＝１
２ あり、デジタルフィルタ係数メモリ２０、補間回路２１
及びカットオフ制御回路２２から構成されている。デジ
タルフィルタ係数メモリ２０は、フィルタ係数を記憶す
るものである。このデジタルフィルタ係数メモリ２０に
記憶されているフィルタ係数は、カットオフ制御回路２
２からの整数データＳＩをアドレスとして読出され、補
間口Ｂ２１に供給されるようになっている。補間回路２
１は、デジタルフィルタ係数メモリ２０から読出された
フィルタ係数に対し、カットオフ制御回路２２からの小
数データＳＦに応じて所定の補間処理を施し、デジタル
フィルタ係数として出力するものて゛ある。このデジタ
ルフィルタ係数は、上述したようにＤＣＦ８に供給され
るようになっている。

また、カットオフ制御回路２２は、上述したようにデジ
タルフィルタ係数メモリ２０及び補間回路２］を制御す
るものである。このカットオフ制御口’ｄ８２２には、
ＣＰｔＪ３からフィルタ形状、ステップデータ、目標カ
ッ１〜オフ値が供給されるようになっている。これらの
情報は、キーボードｌやパネルスイッチ２から入力され
た音色、音域あるいはタッチに応じてＣＰｔＪ３により
生成されるものである。そして、カットオフ制御回路２
２で生成された整数データＳＩは、デジタルフィルタ係
数メモリ２０へ供給されてフィルタ係数を選択するとと
もに、その一部はハイパス又はローパスを選択するＨ／
Ｌ信号としてＤＣＦ８に供給されるようになっている。

さらに、カットオフ制御回路２２で生成された小数デー
タＳＦは、補間回路２１へ供給され、補間処理に用いら
れるようになっている。

第３図は上記カットオフ制御回路２２の詳細なブロック
図を示す。図において、形状レジスタ３０は、ＣＰＵ３
から供給されるフィルタ形状のデータを一時記憶するも
ので、この形状レジスタ３０の出力は、整数データＳＩ
の上位アト〕／スとしてそのまま出力されるようになっ
ている。この上位７１ヘレスには、ハイパス／ローパス
を選択する情報及びレゾナンスＱを決める情報とが含ま
れている。ステップレジスタ３１は、ＣＰＵ３から供給
される変化速度を規定するステップデータΔを一時記憶
するものである。また、目標値レジスタ３２は、ＣＰｔ
Ｊ３から供給される目標カットオフ値を一時記憶するも
のである。

上記ステップｌ／ジメタ３１の出力は排他的論理和回路
３３に供給されるようになっている。排他的論理和回路
３３は、比較器３４の出力信号に従ってステップレジス
タ３１の出力データをそのまま通過させるか反転させて
出力するかを制御するものである。、二の排他的論理和
回路３３の出力は加算器３５の一方の入力に供給される
ようになっている。加算器３５の他方の入力には現在値
レジスタ３６の出力が供給されるようになっている。そ
して、この加算器て加算された値が現在値レジス５ り３６にセラ１へされるようになっている。上記現在値
レジスタ３６は、各演算周期で計算されるカットオフ値
を一時的に記憶するものである。また、比較器３４は、
目標値レジスタ３２に記憶している目標カットオフ値（
Ａ端子入力）と現在値レジスタ３６に記憶している現在
のカットオフ値（Ｂ端子入力）とを比較し、現在値レジ
スタ３６の値が大きければ有意信号く例えば高レベル信
号）をＡ＜Ｂ端子に出力するものである。この比較器３
４の出力は排他的論理和回路３３に供給されてステップ
データΔをそのまま通過させるか反転させて出力するか
を制御する信号として用いられるとともに、加算器３５
のキャリー入力端子に供給され、排他的論理和回路３３
による反転動作と相俟ってステップデータΔの２の補数
を取るために用いられる。

上記現在値レジスタ３６にセラＩ・されたデータの整数
部が、整数データＳＩの一部としての下位６ アドレスとしてデジタルフィルタ係数メモリ２０に供給
される。この下位アドレスにはキーナンバの情報が含ま
れる。また、現在値レジスタ３６にセットされた小数部
は小数データＳＦとして補間回路２］に供給されるよう
になっている。

次に、上記カットオフ制御回路２２の動作について説明
する。第４図は、カットオフ値の目標値ｃｆｏが現在値
ｃｆｎより大きい場合の動作状態を説明するための図で
ある。この場合は、現在値ｃｆｎを目標値ｃｆｏに近付
けるべく演算周期毎に現在のカッ１ヘオフ値ｃｆｎにス
テップデータΔを加算する処理を行うことになる。すな
わち、比較器３４の出力は、ｒｃｆｎ　＜ｃｆｏ　」で
あるため有意信号は出力されず、排他的論理和回路３３
はステップデータΔをそのまま通過させる。また、加算
器３５のキャリー人力はゼロとなる。したがって、現在
値レジスタ３６の内容とステップデータΔとが加算され
新しい現在値ｃｆｒｕｌになる。

第５図は、カットオフ値の目標値ｃｆｏが現在値ｃｆｎ
よつ小さい場合の動作状態を説明するための図である。

この場合は、現在値ｃｆｎを目標値ｃｆＯに近付けるべ
く演算周期毎に現在のカットオフ値ｃｆｎからステップ
データΔを減算する処理を行うことになる。すなわち、
比較器３４の出力は、ｒｃｆｎ　＞ｃｆｏ　」であるた
め有意信号が出力され、排他的論理和回路３３はステッ
プデータΔを反転して出力する。また、加算器３５のキ
ャリー人力に有意データが供給され、キャリーの加算が
行われる。したがって、現在値レジスタ３６の内容とス
テップデータΔの２の補数とが加算され、つまりカット
オフ値の現在値ｃｆｎからステップデータΔが減算され
、新しい現在値ｃｆｎ＋１になる。

以上のようにして、演算周期にしたがって下位アドレス
、小数データを生威し、カットオフ値を制御するように
なっている。

第６図は上記カットオフ制御回路２２の他の実線側を示
すものである。第３図に示すカットオフ制御回路２２は
、第４図及び第５図に示すように、ステップデータΔが
一定値であるため、目標値ｃｆｏに対して上がり過ぎ又
は下がり過ぎのカッＩ・オフ値になる場合が生じ、これ
を次の演算周期で補正するという動作を繰り返すためカ
ットオフ値が目標値で一定にならないという状態が生じ
る。

この状態を除去するようにしたものが第６図に示すカッ
トオフ制御回路である。なお、第３図と同一部分には同
一符号を付して説明を省略する。

図において、比較器４０は目標値レジスタ３２の出力と
加算器３５の出力とを比較し、加算器３５の出力が大き
い場合に有意信号く例えば高レベルの信号）を出力する
ものである。この比較器４０の出力は排他的論理和ゲー
ト４１の一方の入力に供給されるようになっている。こ
の排他的論理和ゲート４１の他方の入力には比較器３４
の出力が供給されるようになっている。そしてこの排９ 他的論理和ゲート４１の出力はセレクタ４２に供給され
、選択信号として用いられるようになっている。セ１／
クタ４２は、加算器３５の出力を一方の入力（Ａ入力）
とし、目標値レジスタ３２の出力を他方の入力（Ｂ入力
）とし、上記排他的論理和ゲート４１の出力を選択信号
としてへ入力又はＢ入力のいずれかを選択して現在値レ
ジスタ３６に供給するものである。

次に、この第６図に示すカットオフ制御回路の動作につ
いて説明する。

第７図は、カットオフ値の目標値ｃｆｏが現在値ｃｆｎ
より大きい場合の動作状態を説明するための図である。

この場合は、現在値ｃｆｎを目標値ｃｆ。

に近付けるべく演算周期毎に現在のカッＩ・オフ値ｃｆ
ｎにステップデータΔを加算する処理を行うことになる
。すなわち、比較器３４の出力は、ｒｃｆｎ　＜ｃｆｏ
　Ｊであるｔ：め有意信号は出力されずに低レベル信号
が出力され、排他的論理和回路２０ ３３はステップデータΔをそのまま通過させる。

また、加算器３５のキャリー人力はゼロとなる。

したがって、加算器３５は、現在値レジスタ３６の内容
とステップデータΔとを加算して出力する。この際、比
較器４０の出力はｒｃｆｎ＋１．　＜ｃｆ。

」であるため低レベルの信号を出力し、したがって排他
的論理和ゲート４１の出力が低レベルになる。これによ
りセレクタ４２はＡ入力側が選択され、加算器３５の出
力が現在値レジスタ３６にセットされることになる。こ
のような状態で推移し、現在値が目標値を越える演算周
期の演算になると比較器４０の出力は高レベルになる。

したがって排他的論理和ゲート４１の出力は高レベルに
なる。

これによりセレクタ４２はＢ入力側が選択され、目標値
レジスタ３２の出力が現在値レジスタ３６にセットされ
る。このことは、換言すればカットオフ値が目標値を越
えることはなく、カットオフ値が目標値に到達した以降
は目標値そのものがカッＩ・オフ値どして出力されるこ
とを意味する。

第８図は、カットオフ値の目標値ｃｆｏが現在値ｃｆｎ
より小さい場合の動作状態を説明するための図である。

この場合は、現在値ｃｆｎ　　を目標値ｃｆｏに近付け
るべく演算周期毎に現在のカットオフ値ｃｆｎからステ
ップデータΔを減算する処理を行うことになる。すなわ
ち、比較器３４の出力は、ｒｃｆｎ　＞ｃｆｏ　Ｊであ
るため有意信号（高レベル信号）が出力され、排他的論
理和回路３３はステップデータΔを反転して出力する。

また、加算器３５のキャリー人力に有意データが供給さ
れ、キャリーの加算が行われる。したがって、加算器３
５は現在値レジスタ３６の内容とステップデータΔの２
の補数との加算、つまりカットオフ値の現在値ｃｆｎか
らステップデータΔを減算して出力する。

この際、比較器４０の出力はｒｃｆｎ＋１　＞ｃｆｏ　
Ｊであるため高レベルの信号を出力し、したがって排他
的論理和ゲート４１の出力が低レベルになる。

これによりセレクタ４２はＡ入力側が選択され、加算器
３５の出力が現在値レジスタ３６にセラＩ・されること
になる。このような状態で推移し、現在値が目標値を下
回る演算周期の演算になると比較器４０の出力は低レベ
ルになる。したがって排他的論理和ゲート４］の出力は
高レベルになる。

これによりセレクタ４２はＢ入力側が選択され、目標値
レジスタ３２の出力が現在値１／ジスタ３６にセットさ
れる。このことは、換言すればカットオフ値が目標値を
下回ることはなく、カットオフ値が目標値に到達した以
降は目標値そのものがカットオフ値として出力されるこ
とを意味する。

以上のようにして、演算周期にｊ７たがって下位アドレ
ス、小数データを生成し、カッ１へオフ値を制御するよ
うになっている。

次に、補間回路２１の詳細な構成について説明する。ま
ず、補間処理の概念について説明する。

補間処理は、上記カッ１〜オフ値がデジタル的に決３ 定されるためフィルタ特性が離散的になりノイズ発生の
原因どなることを防止するために行われるもので、フィ
ルタ特性を滑らかにしてノイズが除去された奇麗な楽音
を発生することを目的としている。第９図は係数βにつ
いての補間処理の動作を説明するものである。ずなわち
、係数β。と係数β。。１の差は、差分値Δβ、として
「β、。１−β、１」により求められる。したがって小
数データをｆ（０≦ｆ〈１）とし、この小数データｆに
対応する係数をβ、、とすると、係数β。１は次式によ
り求められる。

β０□＝β。十（βｎ＋１−β、）×ｆβ、＋Δβ。×
ｆ・・・・・・・・・・・・（１）上記機能を実現する
補間回路２１は、例えば第１０図に示すように構成され
る。図はデジタルフィルタ係数βの補間回路についての
み示しである。

デジタルフィルタ係数α及びＳの補間回路も同様の槽底
であるので、以下では説明を省略する。

４ 上述したデジタルフィルタ係数メモリ２０に記憶される
データは、仮数部と指数部とがら戊る浮動小数点形式で
記憶されている。これは浮動小数点形式が数値の表現範
囲を大きくどることができるからである。カットオフ制
御回路２２から与えられる上位アドレスはそのままデジ
タルフィルタ係数メモリ２０に供給される。また、下位
アドレスはインクリメンタ５０を介してデジタルフィル
タ係数メモリ２０に供給されるようになっている。

このインクリメンタ５０は、補間回路内部で発生される
タイミングＴ１に同期して下位アドレスをインクリメン
トしてデジタルフィルタ係数メモリ２０に与えるもので
ある。

デジタルフィルタ係数メモリ２０から読出されたデータ
は、浮動小数点−固定小数点変換回路（以下、ｒＦＬＸ
Ｊと略称する。）５１に供給される。

このＦＬＸ５］は、浮動小数点形式の数値を固定小数点
形式の数値に変換するものである。このＦＬＸ５１の出
力は、ラッチ５２及び減算器５３の加算端子に供給され
るようになっている。上記ラッチ５２は、タイミングＴ
１をインバータ５４で反転した信号により、ＦＬＸ５１
の出力信号をラッチするもので、このラッチ５２の出力
は減算器５３の減算端子に供給されるようになっている
。

そして減算器５３で減算された結果は、固定小数点−浮
動小数点変換回路（以下、ｒＦＸＬＪと略称する。）５
５に供給される。このＦＸＬ５５は、固定小数点形式の
数値を浮動小数点形式の数値に変換するものである。こ
のＦ　Ｘ　Ｌ　５５の出力は、乗算器５６の一方の入力
端子に供給されるようになっている。一方、乗算器５６
の他方の入力端子にはカットオフ制御回路３３から出力
される小数データＳＦが供給される。そして、乗算器５
６で乗算された結果はＦＬＸ５７により再び固定小数点
データに変換され加算器５８の一方の入力に供給される
ようになっている。この加算器５８の他方の入力には上
記ラッチ５２の出力が供給されるようになっている。そ
して加算器５８による加算結果はＦＸＬ５９により再び
浮動小数点形式のデータに変換されデジタルフィルタ係
数βとしてＤＣＦ８に供給されるようになっている。

第１１図は補間回路の他の実施例である。第１０図に示
す補間回路は、固定小数点データと浮動小数点データと
の変換回路５１．５５．５７５９及び減算器５３が必要
であり多大のハードウェアを必要とするとともに変換に
時間がかかるので性能が良い補間回路とはいえない。そ
こで、デジタルフィルタ係数メモリ２０に記憶する情報
として、指数部と仮数部とから戒るデータの外に指数部
を同一にした差分仮数部のデータをも記憶しておき、こ
れによって第１０図に示す構成で必要とした固定小数点
データと浮動小数点データとの変換回路５１，５５．５
７．５９及び減算器５３を省略できるようになる。すな
わち、整数データ２７ ＳＩである上位アドレスと下位アドレスとがデジタルフ
ィルタ係数メモリ２０に与えられると、開店する指数部
と、仮数部及び差分仮数部とを一度に読出し、差分仮数
部から読出されたデータとカットオフ制御回路２２から
供給される小数データＳＦとを乗算器６０で乗算して加
算器６１に供給する。乗算器６０での乗算結果は加算器
６１の一方の入力端子に供給される。この加算器６１の
他方の入力端子にはデジタルフィルタ係数メモリ２０に
記憶されている仮数部データが供給される。そして、加
算器６１の加算によりデジタルフィルタ係数βの仮数部
データとして出力される。一方、デジタルフィルタ係数
βの指数部データは、デジタルフィルタ係数メモリ２０
の指数部データがそのまま使用される。以上の構成によ
り、より簡単かつ高性能な補間回路を実現できる。なお
、上記説明はデジタルフィルタ係数βの補間回路につい
てのみ行ったが、デジタルフィルタ係数α及びＳ９只 の補間回路も同様の構成であるので説明を省略する。

第１２図は補間回路のさらに他の実施例である。

第１１図に示す補間回路は、ハイパス用及びローパス用
を各別に持つ必要がある。しかしながら、デジタルフィ
ルタ係数α及びβは、ハイパス用及びローパス用を共用
することができるものであり、デジタルフィルタ係数Ｓ
のみを各別に用意すれば良いものである。かかる点に着
目し、デジタルフィルタ係数Ｓのみをハイパス用係数ｓ
ｈ及びローパス用係数ＳＮの２種類を用意し、これらを
セレクタ６２で選択して用いるようにすることができる
。

すなわち、カットオフ制御回路２２から供給されるＨ／
Ｌ信号がローパスを示している時はセレクタ６２のＡ側
を選択して係数８１をデジタルフィルタ係数Ｓとして出
力し、ハイパスを示している時はセレクタ６２のＢ側を
選択して係数Ｓ　ｈをデジタルフィルタ係数Ｓとして出
力する。ががる構成とすることにより、さらにデジタル
フィルタ係数メモリ２０の記憶容量を節約し、またハー
ドウェア構成及び量を簡単にできる。

以上α、β、Ｓの係数の補間演算をパラレル回路で行う
ように構成しているが、これらの演算をシリアル回路で
時分割で行うように構成することは容易であり、また、
ｓｈ、ｓｐのセＩ／クタ６２も時分割演算処理では、ア
ドレス信号のセレクトとなることは容易に理解できるで
あろう。

次に、ＤＣＦ８の詳細な構成について説明する。

第１３図はＩＩＲ形デジタルフィルタの基本構造を示す
ものである。図において、Ｗ、は入力信号であり浮動小
数点形式のデータどして供給されるものである。一方、
出力信号Ｗ０は固定小数点形式のデータとして出力され
るようになっている。

図において、７０ａ〜７０ｅは浮動小数点乗算を行う乗
算器であり、乗算器７０ａ及び７０ｃにはデジタルフィ
ルタ係数Ｓが、乗算器７０１）には口一パス時にｒ＋２
ｓＪ　、ハイパス時にｒ−２ＳＪが供給されるようにな
っている。まプこ、乗算器７０ｄにはデジタルフィルタ
係数αが、乗算器７０ｅにはデジタルフィルタ係数βが
それぞれ供給されるようになっている。７１ａ〜７１．
　ｅは第１０図で説明したと同様に、浮動小数点データ
を固定小数点データに変換する変換器である。

７２ａ〜７２ｃは加算器である。また、７３ａ及び７３
１）は、１時刻の遅延を行う遅延回路である。

まノ≧、７４は第１０図て説明したと同様に、固定小数
点データを浮動小数点データに変換する変換器である。

以上の要素が図示するように接続され、ＩＩＲ形のデジ
タルフィルタを実現している。

第１４図は本発明に係るＤＣＦ８の構成を示すブロック
図である。このデジタルフィルタは、第１３図に示すＩ
ＩＲ形フィルタの基本構造を簡略化し、ハードウェア量
を削減したものである。すなわち、入力信号Ｗ１は上記
と同様に、ＤＣ○６１ から供給される浮動小数点形式のデータである。

そして、出力信号Ｗ０は固定小数点形式のデータであり
、Ｄ　ＣＡ　１．０に供給されるようになっている。図
において、８０ａは浮動小数点乗算を行う乗算器であり
、補間回路２１がらデジタルフィルタ係数Ｓが供給され
るようになっている。

８１ａ〜８１ｃは第１０図で説明したと同様の、浮動小
数点データを固定小数点データに変換する変換器である
。８２ａ〜８２ｃは加算器である。

また、８３ａ及び８３１〕は、１時刻の遅延を行う遅延
回路である。また、８４は第１０図で説明１７たと同様
の、固定小数点データを浮動小数点データに変換する変
換器である。さらに、８５はシフト＆補数回路である。

このシフト＆補数回路８５は、ハイパス又はローパスを
示すＨ／　Ｌ信号に応じて２倍又は−２倍するものであ
る。すなわち、Ｈ／Ｌ信号がローパスを示している時は
シフト動作を行うことにより入力データを「＋２倍」し
、２ ハイパスを示しているときは２の補数をとってシフトす
ることにより「−２倍」を可能にしている。

以上の要素が図示するように接続され、ＩＩＲ形のデジ
タルフィルタを実現している。かかる構成とすることに
より、乗算器及びＦＬＸの数を削減でき、構成が簡単に
なりハードウェアの量を小さくできるものとなっている
。

第１５図はＤＣＦ８に供給されるデジタルフィルタ係数
値の関数例を示すものである。図において、縦軸は係数
値を示し、横軸はキーナンバを示している。このキーナ
ンバはキーボード１の鍵に付される番号であり、このキ
ーナンバに応じて使用するデジタルフィルタ係数が変化
するようになっている。同図（ａ）はデジタルフィルタ
係数αの関数例を、同図（ｂ）はデジタルフィルタ係数
βの関数例を、同図（ｃ）はローパス時のデジタルフィ
ルタ係数Ｓの関数例をそれぞれ示している。

デジタルフィルタ係数メモリ２０に記憶されるデジタル
フィルタ係数及び補間回路２１で補間されて発生される
デジタルフィルタ係数は上記関数になるように制御され
る。

なお、上記実施例ではカッ１〜オノ値を時間的に変化さ
せて補間を行うように構成したが、Ｑ値を時間的に変化
させて補間するように構成しても良い。すなわち、カッ
トオフ値とＱ値とを入れ換えて構成しても良い。さらに
、若干の回路を追加してカットオフ値およびＱ値の双方
を補間するように構成しても良い。

また、各演算処理を時分割演算で実現しても良いことは
言うまでもない。

［発明の効果］ 以上詳述したように、この発明によれば小容量のメモリ
で簡単な回路構成のデジタルフィルタであるにも拘わら
ず高性能で滑らかな楽音を発生することのできる電子楽
器を提供することができる。

【図面の簡単な説明】

図は本発明の一実施例を示すもので、第１図は電気回路
の全体の構成を示す概略ブロック図、第２図はＤＣＧの
概略構成を示すブロック図、第３図はカットオフ制御回
路の一実施例の構成を示すブロック図、第４図及び第５
図は第３図に示すカットオフ制御回路の動作を説明する
ための図、第６図はカッ）−オフ制御回路の他の実施例
の構成を示すブロック図、第７図及び第８図は第６図に
示すカットオフ制御回路の動作を説明するための図、第
９図は補間処理の動作を説明するための図、第１０図は
補間回路の一例の構成を示すブロック図、第１１図は補
間回路の他の実施例の構成を示すブロック図、第１２図
は補間回路の更に他の実施例を示すブロック図、第１３
図はＤＣＦの一実施例の基本構造を示すブロック図、第
１４図はＤＣＦの他の実施例の構造を示すブロック図、
第１５図はデジタルフィルタ係数の関数例を示す図であ
る。 １・・・キーボード、２　・パネルスイッチ、３・・Ｃ
Ｐ　Ｕ、４・・・ＲＯＭ、５−　Ｆｆ、　Ａ　Ｍ、６・
・・デシタルコン１〜ロールドオシレータ（ＤＣＯ１波
形発生手段）、７・デジタルコエフィシェントジェネレ
ータ（ＤＣＧ）　、８・・・デジタルコンドロールドフ
ィルタ（ＤＣＦ、フィルタ手段）、９・・デジタルエン
ベロープジェネレータ（ＤＥＧ）、１０・・・デジタル
コントロールアンプ（ＤＣＡ）、１１、−Ｄ／Ａ変換器
（楽音発生手段）、１２・・アンプ（楽音発生手段）、 １３・スピーカ〈楽音発生手段〉、 ２０　・デジタルフィルタ係数メモリ（記憶手段〉、２
１・・・補間回路（補間手段）、２２・・カットオフ制
御回路、６２・・・セレクタ（選択手段）。

Claims (3)

【特許請求の範囲】
1. （１）ピッチ及び音色に対応した楽音波形を発生する波
   形発生手段と、 フィルタ係数を記憶する記憶手段と、 この記憶手段に記憶されたフィルタ係数を補間する補間
   手段と、 前記波形発生手段で発生された楽音波形を前記補間手段
   で補間されたフィルタ係数に応じて動的にフィルタリン
   グするフィルタ手段と、 このフィルタ手段でフィルタリングされた楽音波形を発
   音する発音手段と を具備し、音色、音域、タッチのうち少なくとも１つ以
   上に対応した楽音波形を発生することを特徴とする電子
   楽器。
2. （２）前記記憶手段は仮数部と指数部とから成る浮動小
   数点形式でフィルタ係数を記憶していることを特徴とす
   る請求項（１）記載の電子楽器。
3. （３）前記記憶手段は指数部を共通とし、仮数部に有効
   値及び差分有効値を有する浮動小数点形式でフィルタ係
   数を記憶していることを特徴とする請求項（１）記載の
   電子楽器。（４）ピッチ及び音色に対応した楽音波形を
   発生する波形発生手段と、 ハイパス用及びローパス用の共通フィルタ係数と各別の
   フィルタ係数とをそれぞれ記憶する記憶手段と、 この記憶手段に記憶された前記格別のフィルタ係数を選
   択する選択手段と、 前記記憶手段に記憶された共通のフィルタ係数及び前記
   選択手段で選択された各別のフィルタ係数を補間する補
   間手段と、 前記波形発生手段で発生された楽音波形を前記補間手段
   で補間されたフィルタ係数に応じて動的にフィルタリン
   グするフィルタ手段と、 このフィルタ手段でフィルタリングされた楽音波形を発
   音する発音手段と を具備し、音色、音域、タッチのうち少なくとも１つ以
   上に対応した楽音波形を発生することを特徴とする電子
   楽器。