JPH03219724A - Tracking/holding circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、トラック/ホールド回路においてアクイジシ
ョンのタイミングのずれにより発生ずるホールド波形の
歪の低減に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to the reduction of distortion of a hold waveform caused by an acquisition timing shift in a track/hold circuit.
〈従来の技術〉
第7図は従来のトラック/ホールド回路(以下′「/H
回路とも呼ぶ)の具体例を示す構成回路図である。1は
トラック/ホールドアンプ(T/Hアンプとも呼ぶ)、
SWl、SW2はT/Hアングの反転入力端子と共通電
位点(以下コモンと呼ぶ)の間に直列に接続する第1.
第2のF E T”スイッチ、CHはT/Hアンプ1の
出力端子とFETETスイツチI、SW2の接続点との
間に接続するホールドキャパシタ、R3はホールドキャ
パシタCHとT/Hアンプ1の出力端子の間に接続する
ダンピング用抵抗、SW3.SW4はT/Hアングの反
転入力端子とコモンの間に直列に接続する第3.第4の
FETスイ・yチ、3はT/H入力電圧V が印加され
る入力端子、R1は入力端n
子3とFETETスイツチ3.SW4の接続点との間に
接続する抵抗、R2はSW3.SW4の前記接続点とT
/Hアンプ1の出力端子の間に接続するR1と等しい値
(ゲイン1の場合)の抵抗である。4はT/Hアング1
の出力端子が接続する本T/H回路の出力端子である。<Prior art> Figure 7 shows a conventional track/hold circuit (hereinafter '/H
FIG. 2 is a configuration circuit diagram showing a specific example of a circuit (also referred to as a circuit). 1 is a track/hold amplifier (also called T/H amplifier),
SWl and SW2 are the first .
The second FET" switch, CH is a hold capacitor connected between the output terminal of T/H amplifier 1 and the connection point of FETET switch I and SW2, and R3 is the output of hold capacitor CH and T/H amplifier 1. Damping resistor connected between the terminals, SW3 and SW4 are the 3rd and 4th FET switches connected in series between the inverting input terminal of the T/H angle and the common, 3 is the T/H input voltage V is applied to the input terminal, R1 is a resistor connected between the input terminal n terminal 3 and the connection point of FETET switch 3.SW4, and R2 is the resistance connected between the connection point of SW3.SW4 and T.
/H A resistor connected between the output terminals of the amplifier 1 and having a value equal to R1 (in the case of a gain of 1). 4 is T/H Ang 1
This is the output terminal of this T/H circuit to which the output terminal of is connected.
FETスイッチSW1〜SW4はD−MOS FET
スイッチで構成され、SW2,5W3(7)ゲートはT
/ Hり。FET switches SW1 to SW4 are D-MOS FETs
Consists of switches, SW2, 5W3 (7) gate is T
/Hri.
ツクで、SWI、SW4のゲートはその反転クロックで
駆動されている。これらのクロックは外部の回路で発生
される。The gates of SWI and SW4 are driven by the inverted clock. These clocks are generated by external circuits.
トラックモードではFETスイッチSW2 SW 3
ハオン、FETXイッチSWI 、SW4はオフとな
り、T / 8回路は反転増幅器を構成し、入力電圧■
inは一1@のゲインで出力される。ボルドモードとな
り、FETスイッチSWI、SW4かオン、FETスイ
ッチSW2.SW3がオフになるとホールドキャパシタ
ClにはSW2がオフしたタイミングにおける反転出力
信号の電圧値が保持される。なおFETスイッチSW4
がオンとなるのでT/H入力電圧■ioによる大刀電流
はコモンへ流れ、T / H出力voutと分離される
。In track mode, FET switch SW2 SW3
The FETX switches SWI and SW4 are turned off, and the T/8 circuit constitutes an inverting amplifier, and the input voltage ■
in is output with a gain of -1@. In bold mode, FET switches SWI and SW4 are turned on, FET switch SW2. When SW3 is turned off, the voltage value of the inverted output signal at the timing when SW2 is turned off is held in the hold capacitor Cl. In addition, FET switch SW4
is turned on, so the long current due to the T/H input voltage ■io flows to the common and is separated from the T/H output vout.
〈発明が解決しようとする課題〉
しかしながら、上記の回路では入力信号電圧V1oの周
波数が高くなると、ホールドキャパシタC1を充電する
電流が大きくなり、FETスイッチSW2のオン抵抗で
生ずる電圧降下でホールドするタイミングが変調を受け
、再現波形に高調波歪が発生していた。<Problems to be Solved by the Invention> However, in the above circuit, as the frequency of the input signal voltage V1o increases, the current charging the hold capacitor C1 increases, and the timing for holding due to the voltage drop caused by the on-resistance of the FET switch SW2 increases. was modulated, causing harmonic distortion in the reproduced waveform.
以下にこの現象を詳しく説明する。第7図の′■゛/H
回路ではSW2にD−MOS スイッチを使用してい
る。D−MOS スイッチにはゲートとドレイン間に
容量Cgdが存在し、その容量には電圧依存性がある。This phenomenon will be explained in detail below. Figure 7'■゛/H
The circuit uses a D-MOS switch for SW2. A D-MOS switch has a capacitance Cgd between the gate and the drain, and the capacitance has voltage dependence.
すなわちゲート・トレイン間電圧V が増加するとCg
dも増加する。トラック・(Jd
モードで入力信号の周波数が高くなるとホールドキャパ
シタC1を充電する電流が大きくなり、SW2のオン抵
抗で生ずる電圧ドロップが変化する。In other words, as the gate-train voltage V increases, Cg
d also increases. Track (Jd mode) When the frequency of the input signal increases, the current charging the hold capacitor C1 increases, and the voltage drop caused by the on-resistance of SW2 changes.
ゲート電圧は例えば5■で一定であるが、電圧ドロップ
によりトレイン電圧が変化するとv、dが変化し、した
がってCgdも変化する。Cgdがドレイン電圧の変化
により変動すると、SW2のゲート駆動回路の出力抵抗
との間で生じるCR時定数が変化し、SWIがオフする
タイミングすなわちデータアクイジションのタイミング
が変調を受ける。The gate voltage is constant at, for example, 5cm, but when the train voltage changes due to a voltage drop, v and d change, and therefore Cgd also changes. When Cgd fluctuates due to a change in drain voltage, the CR time constant generated between SW2 and the output resistance of the gate drive circuit changes, and the timing at which SWI is turned off, that is, the timing of data acquisition, is modulated.
このようにしてホールドされたデータを再現した信号波
形は入力信号■。の波形に対して高調波歪を含んだもの
となってしまう、第8図はこの様子を示すもので、(A
)は入力信号V とトラックn
モード時のCHに流れる電流Iの位相関係を示す。The signal waveform that reproduces the data held in this way is the input signal ■. Figure 8 shows this situation, and the waveform of (A) contains harmonic distortion.
) indicates the phase relationship between the input signal V and the current I flowing through the CH in the track n mode.
(B)はアクイジションタイミングのずれを示し、V
Qd、 Cgdが最大となる時にCR時定数が最大とな
り、アクイジションタイミングがΔt1だけ遅れるが、
Vga、 Cgdが最小となる時は、CR時定数が最小
となり、アクイジションタイミングがΔt2だけ進んで
いる。(C)は理想波形(点線二人力波形)と再現波形
(’l’ / H回路出力をA/D変換した後の波形)
を比較しており、再現波形か高調波歪を含んでいること
が示されている。(B) shows the deviation in acquisition timing, and V
When Qd and Cgd are maximum, the CR time constant is maximum, and the acquisition timing is delayed by Δt1, but
When Vga and Cgd are at the minimum, the CR time constant is at the minimum and the acquisition timing is advanced by Δt2. (C) is the ideal waveform (dotted line two-person waveform) and reproduced waveform (waveform after A/D conversion of 'l'/H circuit output)
It is shown that the reproduced waveform contains harmonic distortion.
本発明は上記の問題を解決するなめになされたもので、
データ・アクイジションのタイミングが変調を受けずに
一定なトラック/ホールド回路を実現することを目的と
する。The present invention has been made to solve the above problems,
The purpose of this invention is to realize a track/hold circuit in which the timing of data acquisition is constant without being modulated.
く課題を解決するだめの手段〉
本発明に係るトラック/ホールド回路は少なくとも出力
段を共通としてトラック動作とホールド動作を行うトラ
ック/ホールドアンプと、このトラック/ホールドアン
プの出力端子にその一端が接続し、少なくともホールド
動作の際にその他端が前記トラック/ホールドアンプの
反転入力端子に接続するホールドキャパシタと、このホ
ールドキャパシタの他端とコモンの間に接続するFET
スイッチと、前記ホールドキャパシタの他端の電圧に対
応する電圧を入力するレベルシフト回路と、このレベル
シフト回路の出力に対応する電圧で前記FETスイッチ
をオンにする駆動回路とを備えたことを特徴とする。Means for Solving the Problem> The track/hold circuit according to the present invention includes at least a track/hold amplifier that performs track operation and hold operation using a common output stage, and one end of which is connected to the output terminal of the track/hold amplifier. and at least a hold capacitor whose other end is connected to the inverting input terminal of the track/hold amplifier during a hold operation, and an FET connected between the other end of this hold capacitor and common.
A switch, a level shift circuit that inputs a voltage corresponding to the voltage at the other end of the hold capacitor, and a drive circuit that turns on the FET switch with a voltage corresponding to the output of the level shift circuit. shall be.
く作用〉
トラックモードにおいて、レベルシフト回路および駆動
回路によりFETスイッチのゲート端子の電位はF B
’r’スイッチのドレイン端子の電位と等しく変化す
るので、FETスイッチのゲート・ドレイン間における
電圧および容量は一定となる。Function> In track mode, the level shift circuit and drive circuit change the potential of the gate terminal of the FET switch to F B
Since the potential changes equal to the potential of the drain terminal of the 'r' switch, the voltage and capacitance between the gate and drain of the FET switch are constant.
したがってデータ・アクイジションのタイミングも一定
一となる。Therefore, the timing of data acquisition is also constant.
〈実施例〉 以下、図面を用いて本発明の詳細な説明する。<Example> Hereinafter, the present invention will be explained in detail using the drawings.
第1図は本発明に係るトラック/ホールド回路の第1の
実施例で反転型のものを示す構成回路図である。ここで
第7図と同じ部分は同一の記号を付して説明を省略する
。C1はT / Hアンプ1の出力端子にその一端が接
続する第2のキャパシタ、SW5はキャパシタC1の他
端とコモンの間に接続するモニタ用の第5のD−MOS
FETスイッチ、5はFETスイッチSW5のドレ
イン端子の電圧を入力して5vシフトするレベルシフト
回路、6はレベルシフト回路5の出力電圧を’T’ T
Lレベルの電源電圧とし]゛/Hクロック(トラック
モードとホールドモードのタイミングを決めるクロック
。)と同期したクロックにより駆動されるD形フリップ
フロップ(A−CMO8)である。FIG. 1 is a configuration circuit diagram showing a first embodiment of the track/hold circuit according to the present invention, which is an inverted type. Here, the same parts as in FIG. 7 are given the same symbols and the explanation is omitted. C1 is a second capacitor whose one end is connected to the output terminal of T/H amplifier 1, and SW5 is a fifth D-MOS for monitoring connected between the other end of capacitor C1 and common.
FET switch, 5 is a level shift circuit that inputs the voltage of the drain terminal of FET switch SW5 and shifts it by 5V, 6 is a level shift circuit that inputs the voltage of the drain terminal of FET switch SW5, and 6 is a 'T' T
This is a D-type flip-flop (A-CMO8) driven by a clock synchronized with an L-level power supply voltage and an H clock (a clock that determines the timing of track mode and hold mode).
FETスイッチSW2のゲートはフリップフロップ6の
出力により駆動され、SW5のゲートは常に5Vが印加
されてオンとなっている。FE’rスイッチSW2とS
W5、キャパシタCHと01の特性はそれぞれ等しいも
のを用いる。The gate of the FET switch SW2 is driven by the output of the flip-flop 6, and the gate of SW5 is always turned on with 5V applied thereto. FE'r switch SW2 and S
W5 and capacitors CH and 01 have the same characteristics.
上記の構成のトラック/ホールド回路の動作を次に説明
する。トラックモードにおいて、FETスイッチSW2
.SW3はオンとなり、1゛/H出力として入力信号■
1oと符号が逆で等倍の信号が出力される。このときF
ETスイッチSW2にはホールドキャパシタCoを充電
する電流Iが流れ、F E TスイッチSW2のドレイ
ン電圧はそのオン抵抗(数100Ω)による電圧降下で
変動する。The operation of the track/hold circuit having the above configuration will now be described. In track mode, FET switch SW2
.. SW3 is turned on and the input signal is output as 1゛/H output.
A signal with the opposite sign and the same size as 1o is output. At this time F
A current I that charges the hold capacitor Co flows through the ET switch SW2, and the drain voltage of the FET switch SW2 fluctuates due to a voltage drop due to its on-resistance (several hundreds of ohms).
C1とC1、SW2とSW5がそれぞれ同一特性の素子
なので、FETスイッチSW5のドレイン電圧もSW2
と全く同じ変化をする。FETスイッチSW5のドレイ
ン電圧はレベルシフト回路5で+5■シフトされ、レベ
ルシフト回路5からは+5v中心の交流信号がフリップ
フロラ16の電源端子Vssに供給される。T/Hクロ
ックと同期したクロック入力により、フリップフロップ
6の出力QかHighとなる時はレベルシフト回路5の
出力かそのまま出力されるので、SW2がオンのときは
SW2のゲートとドレイン間の電位差は常に5Vと一定
になる。フリップフロップ回路6の出力がLowのとき
はコモンレベルが出力されSW2がオフになる。上記の
ようにトラックモトでFETスイッチSW2のVgdが
一定なので、FETスイッチSW2のCgdも一定とな
り、スイッチング時のCR時定数も一定となり、データ
アクイジションのタイミングが入力信号に拘らず一定と
なる。Since C1 and C1 and SW2 and SW5 are elements with the same characteristics, the drain voltage of FET switch SW5 is also the same as SW2.
makes exactly the same change. The drain voltage of the FET switch SW5 is shifted by +5V by the level shift circuit 5, and an AC signal centered around +5V is supplied from the level shift circuit 5 to the power supply terminal Vss of the flip flora 16. When the output Q of the flip-flop 6 becomes High due to the clock input synchronized with the T/H clock, the output of the level shift circuit 5 is output as is, so when SW2 is on, the potential difference between the gate and drain of SW2 is always constant at 5V. When the output of the flip-flop circuit 6 is Low, a common level is output and SW2 is turned off. As mentioned above, since the Vgd of the FET switch SW2 is constant in the track moto, the Cgd of the FET switch SW2 is also constant, the CR time constant during switching is also constant, and the data acquisition timing is constant regardless of the input signal.
第2図は第1図のトラック/ホールド回路の第1の変形
例である。第1図と異なるのは、レベルシフト回路5の
出力をフリップフロラ16の電源に供給する代りに、差
動スイッチ7の電源に供給するようにした点である。タ
ロツクで駆動されるD形フリップフロップ6の出力が差
動スイッチ7のスイッチング入力となっている。ここで
1゛/Hクロツクに対し差動スイッチ6のスイッチング
の分の遅れがSW2のオンオフ信号に生じるが、全体の
タイミングを調整すると問題とならない、また第2図の
点線のように、フリップフロップ回路6のQ出力とその
反転出力をそれぞれT/H出力の反転出力およびT/H
出力とすることにより、外部回路を簡素化することがで
きる。FIG. 2 shows a first modification of the track/hold circuit shown in FIG. The difference from FIG. 1 is that the output of the level shift circuit 5 is supplied to the power source of the differential switch 7 instead of being supplied to the power source of the flip-flop 16. The output of the D-type flip-flop 6 driven by the tarlock is the switching input of the differential switch 7. Here, a delay corresponding to the switching of the differential switch 6 with respect to the 1'/H clock occurs in the on/off signal of SW2, but this does not become a problem if the overall timing is adjusted. The Q output of circuit 6 and its inverted output are the inverted output of T/H output and T/H, respectively.
By making it an output, the external circuit can be simplified.
第3図は第1図のトラック/ホールド回路の第2の変形
例で、レベルシフト回路5の入力をSW2のドレイン端
子から直接取るものを示す構成回路図である。レベルシ
フト回路5がT/H回路6に影響を与えない理想的なも
の、すなわち、入力インピーダンス中■、バイアス電流
キ0て゛あれば実現することができる。キャパシタC1
およびFETスイッチSW5を省略できるので回路が簡
単となり、F B ’I’スイッチSW2とSW5、キ
ャパシタCHと01の間のミスマツチングによる誤差が
生じない。FIG. 3 is a second modified example of the track/hold circuit shown in FIG. 1, and is a configuration circuit diagram showing one in which the input of the level shift circuit 5 is taken directly from the drain terminal of SW2. This can be realized if the level shift circuit 5 has an ideal configuration that does not affect the T/H circuit 6, that is, if the input impedance is 2 and the bias current is 0. Capacitor C1
Also, since the FET switch SW5 can be omitted, the circuit becomes simple, and errors due to mismatching between the F B 'I' switches SW2 and SW5 and the capacitors CH and 01 do not occur.
第4図は本発明に係るトラック/ホールド回路の第2の
実施例で非反転型のものを示す構成回路図である。第1
図と同じ部分は同一の記号を付しである。10は2つの
入力段101,102およびその出力か接続する出力段
を有し、入力段101.102に供給する動作電流を切
換えることにより入力段101,102のうちいずれか
一方を選択する′T” / H増幅器で、第1の入力段
101の非反転入力端子に入力信号V1oか印加され、
反転入力端子が出力段103の出力端子に接続している
。ここで入力段1ot、102の初段はF B ’T’
の差動回路で構成されている。ホールドキャパシタCH
は第2の人力段102の反転入力端子と]゛/H増篇器
10の出力段103の出力端子との間に接続され、タン
ピンク抵抗R3はホールドキャパシタCHと出力段10
3の間に挿入され、FETスイッチSW2は入力段10
2の反転入力端子とコモンの間に接続されて前記動作電
流の切換と連動してそのオンオフが制御される。SW6
は入力段102の非反転入力端子とコモンの間に接続さ
れ、SW2と連動してそのオンオフが制御されるFET
スイッチ、C2はFETスイッチSW6と並列に接続さ
れるホールドキャパシタCHと同一容量のキャパシタで
、FETスイッチSW2がスイッチング時に発生するペ
デスタル電圧を補償するためのもの、11は一端が負電
圧源■3−に接続しT/H増幅器10の入力段101ま
たは102に動作電流を供給するための定電流源、2は
定電流源11の他端を入力段101(T側)、102(
H側)のいずれか一方に切換えて接続する電流スイッチ
である。FIG. 4 is a configuration circuit diagram showing a non-inverting type track/hold circuit according to a second embodiment of the present invention. 1st
The same parts as in the figure are given the same symbols. 10 has two input stages 101 and 102 and an output stage connected to their outputs, and selects one of the input stages 101 and 102 by switching the operating current supplied to the input stages 101 and 102. ”/H amplifier, an input signal V1o is applied to the non-inverting input terminal of the first input stage 101,
The inverting input terminal is connected to the output terminal of output stage 103. Here, the input stage is 1ot, and the first stage of 102 is F B 'T'
It consists of a differential circuit. Hold capacitor CH
is connected between the inverting input terminal of the second manual power stage 102 and the output terminal of the output stage 103 of the /H amplifier 10, and the tank pink resistor R3 is connected between the hold capacitor CH and the output stage 10
3, and the FET switch SW2 is inserted between the input stage 10
It is connected between the inverting input terminal of No. 2 and the common, and its on/off is controlled in conjunction with the switching of the operating current. SW6
is a FET connected between the non-inverting input terminal of the input stage 102 and the common, and whose on/off is controlled in conjunction with SW2.
The switch C2 is a capacitor with the same capacity as the hold capacitor CH connected in parallel with the FET switch SW6, and is used to compensate for the pedestal voltage generated when the FET switch SW2 switches. 11 has one end connected to a negative voltage source 3- A constant current source 2 connects to the input stage 101 or 102 of the T/H amplifier 10 to supply an operating current to the input stage 101 or 102;
This is a current switch that can be connected to either the H side).
ブートストラップ回路は第1図の場合と同様に、F E
’!’スイッチSW5のドレイン電圧をレベルシフ1
−回路5で5V (TTLレベルの場合)レベルシフト
した後、その出力をフリップフロップ6の電源■ に供
給し、T/Hクロックと同期するりS
ロックでフリップフロップ回路6を駆動し、フリップフ
ロップ回路6の出力でスイッチSW2.SW6を駆動し
ている。As in the case of Fig. 1, the bootstrap circuit is F E
'! 'Level shift the drain voltage of switch SW5 by 1
- After level shifting by 5V (for TTL level) in circuit 5, the output is supplied to the power supply of flip-flop 6, and the flip-flop circuit 6 is driven in synchronization with the T/H clock or S-lock, and the flip-flop The output of circuit 6 causes switch SW2. It drives SW6.
次にその動作を説明する。Next, its operation will be explained.
(a)トラックモード時
トラックモードでは、第1図において、FBTスイッチ
SW2.SW6がオンとなり、電流スイッチ2は1゛側
へ接続する。入力信号Vinは入力段101と出力段1
03を組合せたゲイン1のトラックアンプを通り、入力
信号■ と等倍のT/H出n
力が4に現れる。このときF E TスイッチSW2に
はホールドキャパシタCHを充電する電流Iが流れ、F
ETスイッチSW2のドレイン電圧はそのオン抵抗(数
100Ω)による電圧降下で変動する。CとC,SW2
とSW5がそれぞれ同■1
一特性の素子なので、FETスイッチSW5のドレイン
電圧もSW2のトレイン電圧と全く同じ変化をする。そ
の結果、第1図の場合と同様にゲト・ドレイン間電圧■
gdが一定(ここでは5V)となる。(a) Track mode In the track mode, in FIG. 1, FBT switch SW2. SW6 is turned on, and current switch 2 is connected to the 1' side. Input signal Vin is input stage 101 and output stage 1
It passes through a track amplifier with a gain of 1 in combination with 03, and a T/H output n output equal to the input signal 2 appears at 4. At this time, a current I that charges the hold capacitor CH flows through the FET switch SW2, and the F
The drain voltage of the ET switch SW2 fluctuates due to a voltage drop due to its on-resistance (several 100 Ω). C and C, SW2
and SW5 are elements with the same characteristics, respectively, so the drain voltage of FET switch SW5 changes exactly the same as the train voltage of SW2. As a result, as in the case of Fig. 1, the gate-drain voltage ■
gd becomes constant (here, 5V).
(b)ホールドモード時
ホールドモードでは同一のタイミングでスイッチSW2
.SW6がオフ、電流スイッチ2はH側へ倒れる。スイ
ッチSW2がオフするとホールドキャパシタCIにはそ
の時点での交流信号(入力信号)の電圧値が保持される
。(b) During hold mode In hold mode, switch SW2 is set at the same timing.
.. SW6 turns off and current switch 2 falls to the H side. When the switch SW2 is turned off, the voltage value of the AC signal (input signal) at that time is held in the hold capacitor CI.
すなわち<a)で述べたように、SW2のゲート・ドレ
イン間電圧が一定となるので、SW2のゲート・ドレイ
ン間容量Cgdが一定となり、スイッチング時定数の変
化によって生じるホールドタイミングの変化がなくなり
、波形歪を低減することができる。In other words, as mentioned in <a), since the voltage between the gate and drain of SW2 is constant, the capacitance Cgd between the gate and drain of SW2 is constant, and the change in the hold timing caused by the change in the switching time constant is eliminated, and the waveform Distortion can be reduced.
第5図は上記のトラック/ホールド回路につき実験によ
り得られた、有効ビット数の周波数特性を示す図で、従
来例と比べて全周波数帯域にわたり精度が改善されてい
る。FIG. 5 is a diagram showing the frequency characteristics of the effective number of bits obtained through experiments for the track/hold circuit described above, and shows that the accuracy is improved over the entire frequency band compared to the conventional example.
第6図は上記のトラック/ホールド回路につき実験によ
り得られた2次高調波歪の周波数特性である。高調波歪
が高域で大幅に改善されていることがわかる。FIG. 6 shows the frequency characteristics of second harmonic distortion obtained through experiments for the track/hold circuit described above. It can be seen that harmonic distortion has been significantly improved in the high range.
なお第4図の非反転形トラック/ホールド回路において
、第2図の場合と同様にレベルシフト回路5の出力を差
動スイッチ7の電源に接続してもよい。In the non-inverting track/hold circuit shown in FIG. 4, the output of the level shift circuit 5 may be connected to the power supply of the differential switch 7 as in the case shown in FIG.
また第4図の非反転形トラック/ホールド回路において
、第3図の場合と同様にSW2のドレイン端子の電圧を
高入力インピーダンスの増幅器を介して直接ブートスト
ラップ回路で帰還してもよい。Furthermore, in the non-inverting track/hold circuit of FIG. 4, the voltage at the drain terminal of SW2 may be directly fed back to the bootstrap circuit via an amplifier with high input impedance, as in the case of FIG. 3.
また上記各実施例のトラック/ホールド回路は少なくと
もその出力段か共通に用いられているのでFETスイッ
チSW2に掛かる交流振幅が比較的小さくなり、これを
ブートストラップ回路でさらに小さくできるので、高分
解能AD変換器に使用する場合に特に効果がある。また
構成も簡単になる。Furthermore, since the track/hold circuits of each of the above embodiments are used in common at least at their output stage, the AC amplitude applied to the FET switch SW2 is relatively small, and this can be further reduced by the bootstrap circuit, so that high-resolution AD It is particularly effective when used in converters. Also, the configuration becomes easier.
〈発明の効果〉
以−Lの説明から明らかなように、本願発明によれば、
スイッチ・オン抵抗による電圧降下をブトストラップ回
路で打消すことにより、データ・アクイジションのタイ
ミングが変調を受けずに一定なトラック/ホールド回路
を簡単な構成で実現することができる。<Effects of the Invention> As is clear from the explanation below, according to the present invention,
By canceling the voltage drop caused by the switch-on resistance with a bootstrap circuit, a track/hold circuit in which the timing of data acquisition is constant without being modulated can be realized with a simple configuration.
第1図は本発明に係る1〜ラック/糸−ルド回路の第1
の実施例を示す構成回路図、第2図は本発明に係るトラ
ック/ホールド回路の第1の変形例を示す構成回路図、
第3図は本発明に係るトラック/ホールド回路の第2の
変形例を示す構成回路図、第4図は本発明に係るトラッ
ク/ホールド回路の第2の実施例を示す構成回路図、第
5図および第6図は第4図のトラック/ホールド回路の
特性曲線図、第7図は従来例のトラック/ホールド回路
を示す構成回路図、第8図は第7図装置の動作を説明す
るための図である。
1.10・・・トラック/ホールドアンプ、4・・・出
力端子、5・・・レベルシフト回路、6・・・Dフリッ
プフロップ、7・・・差動スイッチ、103・・・出力
段、CH・・・ホールドキャパシタ、SW2・・・F
E ’r’スイ第1図
第2図
ゼ55
図
入7)I’H1’JlIR(/4z)
lど
πK
lρθに
改χに
入n周yL数(Hz>
弔
図
T/)−I T/HFIG. 1 shows the first rack/thread loop circuit according to the present invention
FIG. 2 is a configuration circuit diagram showing a first modification of the track/hold circuit according to the present invention;
FIG. 3 is a configuration circuit diagram showing a second modification of the track/hold circuit according to the present invention, FIG. 4 is a configuration circuit diagram showing a second embodiment of the track/hold circuit according to the present invention, and FIG. 6 and 6 are characteristic curve diagrams of the track/hold circuit shown in FIG. 4, FIG. 7 is a configuration circuit diagram showing a conventional track/hold circuit, and FIG. 8 is for explaining the operation of the device shown in FIG. 7. This is a diagram. 1.10... Track/hold amplifier, 4... Output terminal, 5... Level shift circuit, 6... D flip-flop, 7... Differential switch, 103... Output stage, CH ...Hold capacitor, SW2...F
E 'r'Sui Figure 1 Figure 2 Ze55 Illustrated 7) I'H1'JlIR (/4z) ldoπK lρθ change to χ n cycle yL number (Hz> Funeral diagram T/) - I T /H
Claims (1)
動作を行うトラック/ホールドアンプと、このトラック
/ホールドアンプの出力端子にその一端が接続し、少な
くともホールド動作の際にその他端が前記トラック/ホ
ールドアンプの反転入力端子に接続するホールドキャパ
シタと、このホールドキャパシタの他端とコモンの間に
接続するFETスイッチと、 前記ホールドキャパシタの他端の電圧に対応する電圧を
入力するレベルシフト回路と、 このレベルシフト回路の出力に対応する電圧で前記FE
Tスイッチをオンにする駆動回路とを備えたことを特徴
とするトラック/ホールド回路。[Scope of Claims] A track/hold amplifier that performs track operation and hold operation with at least an output stage in common; one end of the track/hold amplifier is connected to the output terminal of the track/hold amplifier; A hold capacitor connected to the inverting input terminal of the track/hold amplifier, an FET switch connected between the other end of this hold capacitor and a common, and a level shift circuit that inputs a voltage corresponding to the voltage at the other end of the hold capacitor. and the voltage corresponding to the output of this level shift circuit.
A track/hold circuit comprising a drive circuit that turns on a T switch.
Priority Applications (1)
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JP1301359A JP2833070B2 (en) | 1989-10-12 | 1989-11-20 | Track / hold circuit |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001126492A (en) * | 1999-10-27 | 2001-05-11 | Agilent Technologies Japan Ltd | Track-and-hold circuit |
US6577168B1 (en) | 1999-10-08 | 2003-06-10 | Agilent Technologies, Inc. | Track and hold circuit |
KR100838402B1 (en) * | 2002-02-21 | 2008-06-13 | 삼성전자주식회사 | Sample-and-Hold Amplifier using bootstrapping technique and CMOS A/D converter including the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5760593A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Sample holding circuit |
JPS6369098A (en) * | 1986-09-10 | 1988-03-29 | Yokogawa Electric Corp | Track holding circuit |
-
1989
- 1989-11-20 JP JP1301359A patent/JP2833070B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5760593A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Sample holding circuit |
JPS6369098A (en) * | 1986-09-10 | 1988-03-29 | Yokogawa Electric Corp | Track holding circuit |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6577168B1 (en) | 1999-10-08 | 2003-06-10 | Agilent Technologies, Inc. | Track and hold circuit |
DE10049007B4 (en) * | 1999-10-08 | 2008-07-03 | Verigy (Singapore) Pte. Ltd. | Following and holding circuit |
JP2001126492A (en) * | 1999-10-27 | 2001-05-11 | Agilent Technologies Japan Ltd | Track-and-hold circuit |
US6504406B1 (en) | 1999-10-27 | 2003-01-07 | Agilent Technologies, Inc. | Track and hold circuit |
US6630848B2 (en) | 1999-10-27 | 2003-10-07 | Agilent Technologies, Inc. | Track and hold circuit |
DE10052939B4 (en) * | 1999-10-27 | 2007-05-10 | Agilent Technologies, Inc., Palo Alto | Following and holding circuit |
KR100838402B1 (en) * | 2002-02-21 | 2008-06-13 | 삼성전자주식회사 | Sample-and-Hold Amplifier using bootstrapping technique and CMOS A/D converter including the same |
Also Published As
Publication number | Publication date |
---|---|
JP2833070B2 (en) | 1998-12-09 |
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